JPH03260751A - １６ビットバスプロセッサの３２ビット入出力装置制御方法 - Google Patents
１６ビットバスプロセッサの３２ビット入出力装置制御方法Info
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- JPH03260751A JPH03260751A JP5891490A JP5891490A JPH03260751A JP H03260751 A JPH03260751 A JP H03260751A JP 5891490 A JP5891490 A JP 5891490A JP 5891490 A JP5891490 A JP 5891490A JP H03260751 A JPH03260751 A JP H03260751A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
１６ビットバスプロセツサ（以下ＣＰＵと称す）の３２
ビット入出力装置制御（以下３２ビットＩ１０と称す）
方法に関し、 Ｉｌｏとしては高速処理が必要であるが、ＣＰＵとして
は、それ程高速処理が必要でない場合、安価にする為に
、３２ビットＣＰＵ０代わりに１６ビットバスＣＰＵを
用い３２ピッｌ−１１０を制御する場合の、１６ビント
ハスＣＰＵの３２ビットＩ１０制御方法の提供を目的と
し、 ３２ビットＩ１０の、 下位１６ビットのデータバスは、１６ビットバスＣＰｔ
Ｊ、メモリ、上位１６ビットのデータバスのデータを制
御する上位データ制御部の第１の端子及び、２つの入力
側より入力するデータを選択して出力するデータ選択部
の一方の入力側に接続し、該上位１６ビットのデータバ
スは、該上位データ制御部の第２の端子及び、該データ
選択部の他方の入力側に接続し、 該データ選択部の出力側の１６ビットのデータバスは該
メモリに接続し、 且つ該１６ビットバスＣＰＵよりの１回目又は２回目を
示す信号、リード、ライト信号及び、該３２ピツ）Ｉｌ
ｏのライト信号を入力し、該上位データ制御部及び該デ
ータ選択部への制御信号を生成出力する制御信号生成部
を備えた構成とする。
ビット入出力装置制御（以下３２ビットＩ１０と称す）
方法に関し、 Ｉｌｏとしては高速処理が必要であるが、ＣＰＵとして
は、それ程高速処理が必要でない場合、安価にする為に
、３２ビットＣＰＵ０代わりに１６ビットバスＣＰＵを
用い３２ピッｌ−１１０を制御する場合の、１６ビント
ハスＣＰＵの３２ビットＩ１０制御方法の提供を目的と
し、 ３２ビットＩ１０の、 下位１６ビットのデータバスは、１６ビットバスＣＰｔ
Ｊ、メモリ、上位１６ビットのデータバスのデータを制
御する上位データ制御部の第１の端子及び、２つの入力
側より入力するデータを選択して出力するデータ選択部
の一方の入力側に接続し、該上位１６ビットのデータバ
スは、該上位データ制御部の第２の端子及び、該データ
選択部の他方の入力側に接続し、 該データ選択部の出力側の１６ビットのデータバスは該
メモリに接続し、 且つ該１６ビットバスＣＰＵよりの１回目又は２回目を
示す信号、リード、ライト信号及び、該３２ピツ）Ｉｌ
ｏのライト信号を入力し、該上位データ制御部及び該デ
ータ選択部への制御信号を生成出力する制御信号生成部
を備えた構成とする。
［産業上の利用分野］
本発明は、例えば１０ Ｍ ｂ ｐ ｓの高速通信を行
う通信部に３２ビット入出力装置（以下３２ビットＩ１
０と称す）を用い、これに対するプロセッサ側はそれ程
高速性を要しない装置である場合等で、安価にする為に
、３２ビットＣＰＵの代わりに１６ビットバスＣＰＵを
用い、３２ビットＩ１０を制御する場合の、１６ビット
ハスＣＰｔＪの３２ビン）Ｉ１０制御方法に関する。
う通信部に３２ビット入出力装置（以下３２ビットＩ１
０と称す）を用い、これに対するプロセッサ側はそれ程
高速性を要しない装置である場合等で、安価にする為に
、３２ビットＣＰＵの代わりに１６ビットバスＣＰＵを
用い、３２ビットＩ１０を制御する場合の、１６ビット
ハスＣＰｔＪの３２ビン）Ｉ１０制御方法に関する。
〔従来の技術］
第３図は従来例の３２ビット計算機システムの構成を示
す図である。
す図である。
従来の計算機システムでは、３２ビットＣＰＵ２０の場
合は、３２ビットバスに、３２ビット■１０２１及びメ
モリ２２を接続し、１６ビット計算機システム等に比し
、高速処理が出来るようにしている。
合は、３２ビットバスに、３２ビット■１０２１及びメ
モリ２２を接続し、１６ビット計算機システム等に比し
、高速処理が出来るようにしている。
尚３２ピツ）Ｉ１０２１には通常ＤＭＡ転送機能を有し
ている。
ている。
しかしながら、Ｉｌｏとしては高速処理が必要であるが
、ＣＰＵとしては、それ程高速処理が必要でなくとも、
従来の計算機システムではＣＰＵ。
、ＣＰＵとしては、それ程高速処理が必要でなくとも、
従来の計算機システムではＣＰＵ。
Ｉｌｏとも３２ビットのものを使用する為に、高価にな
る問題点がある。
る問題点がある。
本発明は、Ｉｌｏとしては高速処理が必要であるが、Ｃ
ＰＵとしては、それ程高速処理が必要でない場合、安価
にする為に、３２ビットＣＰＵ０代わりに１６ビットバ
スＣＰＵを用い３２ビットＩ１０を制御する場合の、１
６ビットバスＣＰＵの３２ピッｌ−１１０制御方法の提
供を目的としている。
ＰＵとしては、それ程高速処理が必要でない場合、安価
にする為に、３２ビットＣＰＵ０代わりに１６ビットバ
スＣＰＵを用い３２ビットＩ１０を制御する場合の、１
６ビットバスＣＰＵの３２ピッｌ−１１０制御方法の提
供を目的としている。
［課題を解決するための手段〕
第１図は本発明の原理ブロック図である。
第１図に示す如く、３２ビットｌ１０１の、下位１６ビ
ットのデータバス２は、１６ビットバスＣＰＵ３．メモ
リ４．上位１６ビットのデータバス７のデータを制御す
る上位データ制御部５の第１の端子及び、２つの入力側
より入力するデータを選択して出力するデータ選択部６
の一方の入力側に接続し、 上位１６ビットのデータバス７は、該上位データ制御部
５の第２の端子及び、該データ選択部６の他方の入力側
に接続し、 該データ選択部６の出力側の１６ビットのデータバス９
は該メモリ４に接続し、 且つ該１６ビットバスＣＰＵ３よりの１回目又は２回目
を示す信号、リード、ライト信号及び、該３２ビット■
１０１のライト信号を入力し、該上位データ制御部５及
び該データ選択部６への制御信号を生成出力する制御信
号生成部８を備え、該１６ビットバスＣＰＵ３より該３
２ビットｌ１０１へ書き込む時は、 １回目は、該下位１６ビットのデータバス２よりデータ
を送信すると共に、該制御信号生成部８に１回目を示す
信号及びライト信号を送り、該該制御信号生成部８より
該上位データ制御部５に、取り込み２回目の書込み時送
出せよとの信号を送り、該下位１６ビットのデータバス
２より送ったデータを取り込ませ、 ２回目の書込み時は、該下位１６ビットのデータバス２
よりデータを送信すると共に、該制御信号生成部８に２
回目を示す信号及びライト信号を送り、該該制御信号生
成部８より該上位データ制御部５に２回目の書込み信号
を送り、取り込んでいる１回目の該下位１６ビットのデ
ータバス２よりのデータを、該上位１６ビットのデータ
バス７より送信させて、３２ビット分を書き込ませ、該
３２ピツ）１１０１より読み出す時は、該下位１６ビッ
トのデータバス２及び該上位１６ビットのデータバス７
より読み込んだデータの内、該下位１６ビットのデータ
バス２より読み込んだデータは１回目で読み取り、この
時、該制御信号生成部８に１回目を示す信号及びリード
信号を送り、該制御信号生成部８より該上位データ制御
部５に、取り込み２回目の読み出し時送出せよとの信号
を送り、該上位１６ビットのデータバス７より読み込ん
だデータを一旦取り込ませ、２回目の読み取り時、該制
御信号生成部８に２回目を示す信号及びリード信号を送
り、該制御信号生成部８より該上位データ制御部５に、
２回目の読み出し信号を送らせ、取り込んでいる該上位
１６ビットのデータバス７よりのデータを、該下位１６
ビントのデータバス２より送信させて読み込み、該３２
ビット■１０１より該メモリ４に直接書き込む時は、該
下位１６ビットのデータバス２よりのデータは該メモリ
４に送り書込み、この時該制御信号生成部８にライト信
号を送り、該制御信号生成部８より該データ選択部６に
該上位１６ビットのデータバス７よりのデータを選択し
て、出力側の該データバス９を介して該メモリ４に送ら
せ書込み、 該１６ビットバスＣＰＵ３が該メモリ４より読み出す時
は、該下位１６ビットのデータバス２を介して読み出す
ようにする。
ットのデータバス２は、１６ビットバスＣＰＵ３．メモ
リ４．上位１６ビットのデータバス７のデータを制御す
る上位データ制御部５の第１の端子及び、２つの入力側
より入力するデータを選択して出力するデータ選択部６
の一方の入力側に接続し、 上位１６ビットのデータバス７は、該上位データ制御部
５の第２の端子及び、該データ選択部６の他方の入力側
に接続し、 該データ選択部６の出力側の１６ビットのデータバス９
は該メモリ４に接続し、 且つ該１６ビットバスＣＰＵ３よりの１回目又は２回目
を示す信号、リード、ライト信号及び、該３２ビット■
１０１のライト信号を入力し、該上位データ制御部５及
び該データ選択部６への制御信号を生成出力する制御信
号生成部８を備え、該１６ビットバスＣＰＵ３より該３
２ビットｌ１０１へ書き込む時は、 １回目は、該下位１６ビットのデータバス２よりデータ
を送信すると共に、該制御信号生成部８に１回目を示す
信号及びライト信号を送り、該該制御信号生成部８より
該上位データ制御部５に、取り込み２回目の書込み時送
出せよとの信号を送り、該下位１６ビットのデータバス
２より送ったデータを取り込ませ、 ２回目の書込み時は、該下位１６ビットのデータバス２
よりデータを送信すると共に、該制御信号生成部８に２
回目を示す信号及びライト信号を送り、該該制御信号生
成部８より該上位データ制御部５に２回目の書込み信号
を送り、取り込んでいる１回目の該下位１６ビットのデ
ータバス２よりのデータを、該上位１６ビットのデータ
バス７より送信させて、３２ビット分を書き込ませ、該
３２ピツ）１１０１より読み出す時は、該下位１６ビッ
トのデータバス２及び該上位１６ビットのデータバス７
より読み込んだデータの内、該下位１６ビットのデータ
バス２より読み込んだデータは１回目で読み取り、この
時、該制御信号生成部８に１回目を示す信号及びリード
信号を送り、該制御信号生成部８より該上位データ制御
部５に、取り込み２回目の読み出し時送出せよとの信号
を送り、該上位１６ビットのデータバス７より読み込ん
だデータを一旦取り込ませ、２回目の読み取り時、該制
御信号生成部８に２回目を示す信号及びリード信号を送
り、該制御信号生成部８より該上位データ制御部５に、
２回目の読み出し信号を送らせ、取り込んでいる該上位
１６ビットのデータバス７よりのデータを、該下位１６
ビントのデータバス２より送信させて読み込み、該３２
ビット■１０１より該メモリ４に直接書き込む時は、該
下位１６ビットのデータバス２よりのデータは該メモリ
４に送り書込み、この時該制御信号生成部８にライト信
号を送り、該制御信号生成部８より該データ選択部６に
該上位１６ビットのデータバス７よりのデータを選択し
て、出力側の該データバス９を介して該メモリ４に送ら
せ書込み、 該１６ビットバスＣＰＵ３が該メモリ４より読み出す時
は、該下位１６ビットのデータバス２を介して読み出す
ようにする。
〔作 用］
本発明によれば、１６ビットバスＣＰＵ３より、３２ビ
ット■１０１に書き込む時は、２回で行う。
ット■１０１に書き込む時は、２回で行う。
即ち、１回目は、該下位１６ビットのデータバス２より
データを送信しすると共に、該制御信号生成部８に１回
目を示す信号及びライト信号を送り、該該制御信号生成
部８より該上位データ制御部５に、取り込み２回目の書
込み時送出せよとの信号を送り、該下位１６ビットのデ
ータバス２より送ったデータを取り込ませ、 ２回目の書込み時は、該下位１６ビ・ントのデータバス
２よりデータを送信して書き込ませると共に、該制御信
号生成部８に２回目を示す信号及びライト信号を送り、
該該制御信号生成部８より該上位データ制御部５に２回
目の書込み信号を送り、取り込んでいる１回目の該下位
１６ビットのデータバス２よりのデータを、上位１６ビ
ットのデータバス７より送信させて、都合３２ビット分
書き込ませる。
データを送信しすると共に、該制御信号生成部８に１回
目を示す信号及びライト信号を送り、該該制御信号生成
部８より該上位データ制御部５に、取り込み２回目の書
込み時送出せよとの信号を送り、該下位１６ビットのデ
ータバス２より送ったデータを取り込ませ、 ２回目の書込み時は、該下位１６ビ・ントのデータバス
２よりデータを送信して書き込ませると共に、該制御信
号生成部８に２回目を示す信号及びライト信号を送り、
該該制御信号生成部８より該上位データ制御部５に２回
目の書込み信号を送り、取り込んでいる１回目の該下位
１６ビットのデータバス２よりのデータを、上位１６ビ
ットのデータバス７より送信させて、都合３２ビット分
書き込ませる。
該３２ビット■１０１より読み出す時も、１６ビットハ
スＣＰＵ３は２回で読み出す。
スＣＰＵ３は２回で読み出す。
即ち、該下位１６ビットのデータバス２及び該上位１６
ビントのデータバス７より読み込んだデータの内、該下
位１６ビットのデータバス２より読み込んだデータは１
回目で読み取り、この時、該制御信号生成部８に１回目
を示す信号及びリード信号を送り、該制御信号生成部８
より該上位データ制御部５に、取り込み２回目の読み出
し時送出せよとの信号を送り、該上位１６ビットのデー
タバス７より読み込んだデータを一旦取り込ませ、２回
目の読み取り時、該制御信号生成部８に２回目を示す信
号及びリード信号を送り、該制御信号生成部８より該上
位データ制御部５に、２回目の読み出し信号を送らせ、
取り込んでいる該上位１６ビットのデータバス７よりの
データを、該下位１６ビットのデータバス２より送信さ
せて読み取る。
ビントのデータバス７より読み込んだデータの内、該下
位１６ビットのデータバス２より読み込んだデータは１
回目で読み取り、この時、該制御信号生成部８に１回目
を示す信号及びリード信号を送り、該制御信号生成部８
より該上位データ制御部５に、取り込み２回目の読み出
し時送出せよとの信号を送り、該上位１６ビットのデー
タバス７より読み込んだデータを一旦取り込ませ、２回
目の読み取り時、該制御信号生成部８に２回目を示す信
号及びリード信号を送り、該制御信号生成部８より該上
位データ制御部５に、２回目の読み出し信号を送らせ、
取り込んでいる該上位１６ビットのデータバス７よりの
データを、該下位１６ビットのデータバス２より送信さ
せて読み取る。
該３２ビット■１０１より該メモリ４に直接書き込む時
は３２ビットを一度に書き込む。
は３２ビットを一度に書き込む。
即ち、該下位１６ビットのデータバス２よりのデータは
該メモリ４に送り書込み、この時該制御信号生成部８に
ライト信号を送り、該制御信号生成部８より該データ選
択部６に該上位１６ビットのデータバス７よりのデータ
を選択して、出力側の該データバス９を介して該メモリ
４に送らせ書込む。
該メモリ４に送り書込み、この時該制御信号生成部８に
ライト信号を送り、該制御信号生成部８より該データ選
択部６に該上位１６ビットのデータバス７よりのデータ
を選択して、出力側の該データバス９を介して該メモリ
４に送らせ書込む。
８亥１６ビントノマスＣＰＵ３が該メモリ４よりＳ売み
出す時は、該下位１６ビットのデータバス２を介して、
３２ビ・ント分は２回で読み出すようにする。 よっ
て、３２ビットｌ１０１より、１６ビットバスＣＰＵ３
より２回で送られた３２ビットのデータを外部に出力す
る時は、３２ビット分を一度に出力出来、外部よりのデ
ータを１６ビットバスＣＰＵ３に渡す時は、３２ビット
でメモリ４にＤＭＡ転送をし、１６ビットバスＣＰＵ３
としては精−杯の高速処理をするので、Ｉｌｏとしては
高速処理が必要であるが、ＣＰＵとしては、それ程高速
処理が必要でない場合、安価に構成出来ることとなる。
出す時は、該下位１６ビットのデータバス２を介して、
３２ビ・ント分は２回で読み出すようにする。 よっ
て、３２ビットｌ１０１より、１６ビットバスＣＰＵ３
より２回で送られた３２ビットのデータを外部に出力す
る時は、３２ビット分を一度に出力出来、外部よりのデ
ータを１６ビットバスＣＰＵ３に渡す時は、３２ビット
でメモリ４にＤＭＡ転送をし、１６ビットバスＣＰＵ３
としては精−杯の高速処理をするので、Ｉｌｏとしては
高速処理が必要であるが、ＣＰＵとしては、それ程高速
処理が必要でない場合、安価に構成出来ることとなる。
（実施例）
第２図は本発明の実施例のブロック図である。
第２図にて、アドレスはアドレスバス１０を介して送る
ので、アドレスに関しての説明は以下省略する。
ので、アドレスに関しての説明は以下省略する。
第２図において、１６ビットハスＣＰＵ３より３２ビッ
ト１１０１に書き込む時は２回のライトサイクルで書き
込む。
ト１１０１に書き込む時は２回のライトサイクルで書き
込む。
１回目は、下位１６ビットのデータバス２よりデータを
送信すると共に、該制御信号生成部８に１回目又は２回
目を示す信号Ａ１を０として１回目を示し、ライト信号
Ｗを１として書込みを示し、該該制御信号生成部８より
上位データ制御部５に、取り込み２回目のライト時送出
せよとの信号を送り、該下位１６ビットのデータバス２
より送ったデータを取り込ませ、 ２回目の書込み時は、該下位１６ビットのデータバス２
よりデータを送信して書き込ませると共に、制御信号生
成部８にＡ１を１として２回目を示し、ライト信号Ｗを
１として書込みを示し、該該制御信号生成部８より該上
位データ制御部５に２回目の書込み信号を送り、取り込
んでいる１回目の該下位１６ビットのデータバス２より
のデータを上位１６ビットのデータバス７より送信させ
て都合３２ビットを書き込ませる。
送信すると共に、該制御信号生成部８に１回目又は２回
目を示す信号Ａ１を０として１回目を示し、ライト信号
Ｗを１として書込みを示し、該該制御信号生成部８より
上位データ制御部５に、取り込み２回目のライト時送出
せよとの信号を送り、該下位１６ビットのデータバス２
より送ったデータを取り込ませ、 ２回目の書込み時は、該下位１６ビットのデータバス２
よりデータを送信して書き込ませると共に、制御信号生
成部８にＡ１を１として２回目を示し、ライト信号Ｗを
１として書込みを示し、該該制御信号生成部８より該上
位データ制御部５に２回目の書込み信号を送り、取り込
んでいる１回目の該下位１６ビットのデータバス２より
のデータを上位１６ビットのデータバス７より送信させ
て都合３２ビットを書き込ませる。
１６ビットバスＣＰＵ３にて３２ビットｌ１０１より読
み出す時も２回のリードサイクルで読み込む。
み出す時も２回のリードサイクルで読み込む。
１回目で、下位１６ビットのデータバス２及び該上位１
６ビットのデータバス７より３２ビットのデータを読み
込む。
６ビットのデータバス７より３２ビットのデータを読み
込む。
読み込んだデータの内、該下位１６ビットのデータバス
２より読み込んだデータは１回目で読み取り、この時、
制御信号生成部８に、１回目又は２回目を示す信号Ａ１
をＯとして１回目を示し、リード信号Ｒを１として読み
込みを示し、制御信号生成部８より上位データ制御部５
に、取り込み２回目の読み出し時送出しろとの信号を送
り、該上位１６ビットのデータバス７より読み込んだデ
ータを一旦取り込ませる。
２より読み込んだデータは１回目で読み取り、この時、
制御信号生成部８に、１回目又は２回目を示す信号Ａ１
をＯとして１回目を示し、リード信号Ｒを１として読み
込みを示し、制御信号生成部８より上位データ制御部５
に、取り込み２回目の読み出し時送出しろとの信号を送
り、該上位１６ビットのデータバス７より読み込んだデ
ータを一旦取り込ませる。
２回目の読み取り時は、制御信号生成部８にＡ１を１と
して２回目を示し、リード信号Ｒを１として読み取りを
示し、該該制御信号生成部８より上位データ制御部５に
２回目の読み取り信号を送らせ、取り込んでいる上位１
６ビットのデータバス７よりのデータを、下位１６ビッ
トのデータバス２より送信させて読み取る。
して２回目を示し、リード信号Ｒを１として読み取りを
示し、該該制御信号生成部８より上位データ制御部５に
２回目の読み取り信号を送らせ、取り込んでいる上位１
６ビットのデータバス７よりのデータを、下位１６ビッ
トのデータバス２より送信させて読み取る。
次に、３２ビットｌ１０１よりメモリ４にＤＭＡ転送す
る場合につき説明する。
る場合につき説明する。
この場合は、まず３２ビットｌ１０１より１６ビットバ
スＣＰｔＪ３に優先権要求信号ＨＯＬＤを１とする。す
ると、１６ビットバスＣＰＵ３は優先権を渡す信号ＨＯ
ＬＤＡを１として優先権を渡す。それから３２ビットｌ
１０１はメモリ４にＤＭＡ転送を行う。
スＣＰｔＪ３に優先権要求信号ＨＯＬＤを１とする。す
ると、１６ビットバスＣＰＵ３は優先権を渡す信号ＨＯ
ＬＤＡを１として優先権を渡す。それから３２ビットｌ
１０１はメモリ４にＤＭＡ転送を行う。
第２図の場合は、メモリ４の３２ピツ） ９Ｕ域を４分
割して、バイト単位で書込みが出来、又バイト単位の領
域より１６ビットバスＣＰＵ３が読み出すことが出来る
ようにしてあり、どの位置に書き込み又は読み出すかは
、バイトイネーブルＢＥにて、０〜３１ピツ） ＳＮ域
に書き込むか、０〜１５ビット領域又は１６〜３１ビッ
ト領域に書き込むか等を指定する。
割して、バイト単位で書込みが出来、又バイト単位の領
域より１６ビットバスＣＰＵ３が読み出すことが出来る
ようにしてあり、どの位置に書き込み又は読み出すかは
、バイトイネーブルＢＥにて、０〜３１ピツ） ＳＮ域
に書き込むか、０〜１５ビット領域又は１６〜３１ビッ
ト領域に書き込むか等を指定する。
尚、３２ビットｌ１０１のＡ１は、データ選択部６にて
何れのデータバス側を選択させるかを示す信号で、０の
時、上位１６ビットのデータバス７側を選択し、１の時
、下位１６ビットのデータバス２側を選択させることを
示す。
何れのデータバス側を選択させるかを示す信号で、０の
時、上位１６ビットのデータバス７側を選択し、１の時
、下位１６ビットのデータバス２側を選択させることを
示す。
最初に、メモリ４の０〜３１ビット領域にＤＭＡ転送す
る場合につき説明する。
る場合につき説明する。
バイトイネーブルＢＥをＯ〜３１ビット領域を指定する
信号とし、Ａ１をＯとし、制御信号生成部８より、メモ
リ４に対し０〜３１ビ・ント領域を指定し又データ選択
部６に上位１６ビ・ントのデータバス７側を選択する信
号を入力させ、上位１６ビットのデータバス７及び下位
１６ビットのデータバス２より３２ビットのデータを送
る。
信号とし、Ａ１をＯとし、制御信号生成部８より、メモ
リ４に対し０〜３１ビ・ント領域を指定し又データ選択
部６に上位１６ビ・ントのデータバス７側を選択する信
号を入力させ、上位１６ビットのデータバス７及び下位
１６ビットのデータバス２より３２ビットのデータを送
る。
すると、下位１６ビットのデータバス２よりのデータは
その侭メモリ４に書き込まれ、上位１６ビットのデータ
バス７よりのデータは、データバス９を介して、メモリ
４に書き込まれる。
その侭メモリ４に書き込まれ、上位１６ビットのデータ
バス７よりのデータは、データバス９を介して、メモリ
４に書き込まれる。
１６ビットバスＣＰＵ３より読み出す時は、バイトイネ
ーブルＢＥを例えば０〜１５ビット領域又は１６〜３１
ピツＨＩ域を指定する信号とし、リード信号Ｒを１とす
る。
ーブルＢＥを例えば０〜１５ビット領域又は１６〜３１
ピツＨＩ域を指定する信号とし、リード信号Ｒを１とす
る。
すると、制御信号生成部８は、メモリ４に対し０〜１５
ピツＨ１域又は１６〜３１ビットＴｉＮ域を指定し、下
位１６ビットのデータバス２を介して読み取る。
ピツＨ１域又は１６〜３１ビットＴｉＮ域を指定し、下
位１６ビットのデータバス２を介して読み取る。
尚３２ビットｌ１０１より、メモリ４のＯ〜７ビット領
域、０〜１５ビット領域に書き込む時は、バイトイネー
ブルＢＥをその旨を示す信号とし、ＡＩを１とすると、
制御信号生成部８よりデータ選択部６に対し、下位１６
ビットのデータバス２側を選択する信号が出力され、下
位１６ビ・７トのデータバス２よりの信号が、データ選
択部６゜データバス９を介してメモリ４に入力し、制御
信号生成部８の指定した領域に書き込まれる。
域、０〜１５ビット領域に書き込む時は、バイトイネー
ブルＢＥをその旨を示す信号とし、ＡＩを１とすると、
制御信号生成部８よりデータ選択部６に対し、下位１６
ビットのデータバス２側を選択する信号が出力され、下
位１６ビ・７トのデータバス２よりの信号が、データ選
択部６゜データバス９を介してメモリ４に入力し、制御
信号生成部８の指定した領域に書き込まれる。
メモリ４の１６〜３１ビット領域、又は１６〜２３ピツ
ＨＪｆ域に書き込む時は、バイトイネーブルＢＥをその
旨を示す信号とし、Ａ１を０とすると、制御信号生成部
８よりデータ選択部６に対し、上位１６ビットのデータ
バス７側を選択する信号が出力され、上位１６ビットの
データバス７よりの信号がメモリ４に入力し、制御信号
生成部８の指定した領域に書き込まれる。
ＨＪｆ域に書き込む時は、バイトイネーブルＢＥをその
旨を示す信号とし、Ａ１を０とすると、制御信号生成部
８よりデータ選択部６に対し、上位１６ビットのデータ
バス７側を選択する信号が出力され、上位１６ビットの
データバス７よりの信号がメモリ４に入力し、制御信号
生成部８の指定した領域に書き込まれる。
１６ビットハスＣＰＵ３より、バイト単位で読み出す時
は、ハイドイネーブルＢＥを、０〜７ビット領域、８〜
１５ビット領域、１６〜２３ビットｅＭ域、２４〜３１
ビット領域を夫々指定する信号として、読み出すように
すればよい。
は、ハイドイネーブルＢＥを、０〜７ビット領域、８〜
１５ビット領域、１６〜２３ビットｅＭ域、２４〜３１
ビット領域を夫々指定する信号として、読み出すように
すればよい。
このようにすれば、３２ビット■１０１より、１６ビッ
トハスＣＰＵ３より２回で送られた３２ビットのデータ
を外部に出力する時は、３２ビット分を一度に出力出来
、外部よりのデータを１６ビットバスＣＰＵ３に渡す時
は、３２ビットでメモリ４にＤＭＡ転送をし、１６ビッ
トバスＣＰＵ３としては精−杯の高速処理をするので、
Ｉｌｏとしては高速処理が必要であるが、ＣＰＵとして
は、それ程高速処理が必要でない場合、安価に構成出来
ることとなる。
トハスＣＰＵ３より２回で送られた３２ビットのデータ
を外部に出力する時は、３２ビット分を一度に出力出来
、外部よりのデータを１６ビットバスＣＰＵ３に渡す時
は、３２ビットでメモリ４にＤＭＡ転送をし、１６ビッ
トバスＣＰＵ３としては精−杯の高速処理をするので、
Ｉｌｏとしては高速処理が必要であるが、ＣＰＵとして
は、それ程高速処理が必要でない場合、安価に構成出来
ることとなる。
（発明の効果］
以上詳細に説明せる如く本発明によれば、３２ビシト■
１０１より、１６ビットバスＣＰＵ３より２回で送られ
た３２ビットのデータを外部に出力する時は、３２ビッ
ト分を一度に出力出来、外部よりのデータを１６ビット
バスＣＰＵ３に渡す時は、３２ビットでメモリ４にＤＭ
Ａ転送をし、１６ビットハスＣＰＵ３としては精−杯の
高速処理をするので、Ｉｌｏとしては高速処理が必要で
あるが、ＣＰＵとしては、それ程高速処理が必要でない
場合、安価に構成出来る効果がある。
１０１より、１６ビットバスＣＰＵ３より２回で送られ
た３２ビットのデータを外部に出力する時は、３２ビッ
ト分を一度に出力出来、外部よりのデータを１６ビット
バスＣＰＵ３に渡す時は、３２ビットでメモリ４にＤＭ
Ａ転送をし、１６ビットハスＣＰＵ３としては精−杯の
高速処理をするので、Ｉｌｏとしては高速処理が必要で
あるが、ＣＰＵとしては、それ程高速処理が必要でない
場合、安価に構成出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、図において、
１．２１は３２ビット入出力装置、
２は下位１６ビットのデータバス、
３は１６ビットバスプロセツサ、
４．２２はメモリ、
５は上位データ制御部、
６はデータ選択部、
７は上位１６ビットのデータバス、
８は制御信号生成部、
９はデータバス、
１０はアドレスバス、
２０は３２ビットプロセツサを示す。
Claims (1)
- 【特許請求の範囲】 ３２ビット入出力装置（１）の、 下位１６ビットのデータバス（２）は、１６ビットバス
プロセッサ（３）、メモリ（４）、上位１６ビットのデ
ータバス（７）のデータを制御する上位データ制御部（
５）の第１の端子及び、２つの入力側より入力するデー
タを選択して出力するデータ選択部（６）の一方の入力
側に接続し、該上位１６ビットのデータバス（７）は、
該上位データ制御部（５）の第２の端子及び、該データ
選択部（６）の他方の入力側に接続し、 該データ選択部（６）の出力側の１６ビットのデータバ
ス（９）は該メモリ（４）に接続し、且つ該１６ビット
バスプロセッサ（３）よりの１回目又は２回目を示す信
号、リード、ライト信号及び、該３２ビット入出力装置
（１）のライト信号を入力し、該上位データ制御部（５
）及び該データ選択部（６）への制御信号を生成出力す
る制御信号生成部（８）を備え、 該１６ビットバスプロセッサ（３）より該３２ビット入
出力装置（１）へ書き込む時は、 １回目は、該下位１６ビットのデータバス（２）よりデ
ータを送信すると共に、該制御信号生成部（８）に１回
目を示す信号及びライト信号を送り、該該制御信号生成
部（８）より該上位データ制御部（５）に、取り込み２
回目の書込み時送出せよとの信号を送り、該下位１６ビ
ットのデータバス（２）より送ったデータを取り込ませ
、 ２回目の書込み時は、該下位１６ビットのデータバス（
２）よりデータを送信すると共に、該制御信号生成部（
８）に２回目を示す信号及びライト信号を送り、該該制
御信号生成部（８）より該上位データ制御部（５）に２
回目の書込み信号を送り、取り込んでいる１回目の該下
位１６ビットのデータバス（２）よりのデータを、該上
位１６ビットのデータバス（７）より送信させて、３２
ビットのデータを書込み、 該３２ビット入出力装置（１）より読み出す時は、該下
位１６ビットのデータバス（２）及び該上位１６ビット
のデータバス（７）より読み込んだ３２ビットのデータ
の内、該下位１６ビットのデータバス（２）より読み込
んだデータは１回目で読み取り、この時、該制御信号生
成部（８）に１回目を示す信号及びリード信号を送り、
該制御信号生成部（８）より該上位データ制御部（５）
に、取り込み２回目の読み出し時送出せよとの信号を送
り、該上位１６ビットのデータバス（７）より読み込ん
だデータを一旦取り込ませ、２回目の読み取り時、該制
御信号生成部（８）に２回目を示す信号及びリード信号
を送り、該制御信号生成部（８）より該上位データ制御
部（５）に、２回目の読み出し信号を送らせ、取り込ん
でいる該上位１６ビットのデータバス（７）よりのデー
タを、該下位１６ビットのデータバス（２）より送信さ
せて読み込み、 該３２ビット入出力装置（１）より該メモリ（４）に直
接書き込む時は、該下位１６ビットのデータバス（２）
よりのデータは該メモリ（４）に送り書込み、この時該
制御信号生成部（８）にライト信号を送り、該制御信号
生成部（８）より該データ選択部（６）に該上位１６ビ
ットのデータバス（７）よりのデータを選択して、出力
側の該データバス（９）を介して該メモリ（４）に送ら
せ書込み、 該１６ビットバスプロセッサ（３）が該メモリ（４）よ
り読み出す時は、該下位１６ビットのデータバス（２）
を介して読み出すようにしたことを特徴とする１６ビッ
トバスプロセッサの３２ビット入出力装置制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891490A JPH03260751A (ja) | 1990-03-09 | 1990-03-09 | １６ビットバスプロセッサの３２ビット入出力装置制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891490A JPH03260751A (ja) | 1990-03-09 | 1990-03-09 | １６ビットバスプロセッサの３２ビット入出力装置制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03260751A true JPH03260751A (ja) | 1991-11-20 |
Family
ID=13098090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5891490A Pending JPH03260751A (ja) | 1990-03-09 | 1990-03-09 | １６ビットバスプロセッサの３２ビット入出力装置制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03260751A (ja) |
-
1990
- 1990-03-09 JP JP5891490A patent/JPH03260751A/ja active Pending
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