JPS60225250A - １０進演算装置 - Google Patents
１０進演算装置Info
- Publication number
- JPS60225250A JPS60225250A JP59081586A JP8158684A JPS60225250A JP S60225250 A JPS60225250 A JP S60225250A JP 59081586 A JP59081586 A JP 59081586A JP 8158684 A JP8158684 A JP 8158684A JP S60225250 A JPS60225250 A JP S60225250A
- Authority
- JP
- Japan
- Prior art keywords
- decimal
- circuit
- input
- adder
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910002056 binary alloy Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、ｌＯ進演算装置に関し、特に２進化１０進数
の不正ｌＯ進データの検出回路に関する。
の不正ｌＯ進データの検出回路に関する。
従来技術
従来、１０進演算装置は、０〜９を４ビツトの２進数で
表現された２進化１０進数として演算する。
表現された２進化１０進数として演算する。
そして、演算に先立って、記憶装置から読出された２進
化１０進数の各桁がθ〜９であるか否かを検 “査し、
θ〜９以外の値、例えば１６進符号のＡ（２進数では“
１０１０” ）〜Ｆ（’“１１１１”）が１つでもある
と不正１０進データとして以後の処理を中断する。この
ため、従来の１０進演算装置は、加減算のための演算回
路とは別に、不正ｌＯ進データをチェックするための専
用回路を備えなければならず、桁数が多いときは、上記
チェック回路の金物量が増大するという欠点がある。
化１０進数の各桁がθ〜９であるか否かを検 “査し、
θ〜９以外の値、例えば１６進符号のＡ（２進数では“
１０１０” ）〜Ｆ（’“１１１１”）が１つでもある
と不正１０進データとして以後の処理を中断する。この
ため、従来の１０進演算装置は、加減算のための演算回
路とは別に、不正ｌＯ進データをチェックするための専
用回路を備えなければならず、桁数が多いときは、上記
チェック回路の金物量が増大するという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、演算用の
ｌＯ進加算器を利用して不正１０進データをチェックで
きるようにして、金物量を減少した１０進演算装置を提
供することにある。
ｌＯ進加算器を利用して不正１０進データをチェックで
きるようにして、金物量を減少した１０進演算装置を提
供することにある。
発明の構成
本発明のｌＯ進演算装置は、第１の入力回路から入力さ
れたｌＯ進数の各桁に６を加算する補正回路と、該補正
回路の出力と第２の入力回路から入力されるｌＯ進数と
を２進演算によって加算する２進加算器と、該２進加算
器の出力を４ビット単位でキャリーの有無に応じてその
まま又は６を減算して出力する１０進補正回路とから構
成された１０進加算器と、該１０進加算器の各桁のキャ
リーの論理和を出力する論理和回路と、常時は前記第１
の入力回路に入力された１０進数を前記１０進加算器の
一方の入力に入力させ不正１０進データのチェック時に
は前記第１の入力回路の出力をＯとさせ、かつ前記論理
和回路から入力キャリーの論理和を出力させる制御回路
とを備えて、該論理和回路の出力によって前記第２の入
力回路から入力された不正ｌＯ進データを検出すること
を特徴とする。
れたｌＯ進数の各桁に６を加算する補正回路と、該補正
回路の出力と第２の入力回路から入力されるｌＯ進数と
を２進演算によって加算する２進加算器と、該２進加算
器の出力を４ビット単位でキャリーの有無に応じてその
まま又は６を減算して出力する１０進補正回路とから構
成された１０進加算器と、該１０進加算器の各桁のキャ
リーの論理和を出力する論理和回路と、常時は前記第１
の入力回路に入力された１０進数を前記１０進加算器の
一方の入力に入力させ不正１０進データのチェック時に
は前記第１の入力回路の出力をＯとさせ、かつ前記論理
和回路から入力キャリーの論理和を出力させる制御回路
とを備えて、該論理和回路の出力によって前記第２の入
力回路から入力された不正ｌＯ進データを検出すること
を特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、常時は、データライン１０から第１の入力回
路１に入力されたｌＯ進数（２進化ｌＯ進数）とデータ
ライン２０から第２の入力回路２に入力されたｌＯ進数
とを、それぞれライン４０ 、３０を介して１０進加算
器３に入力させ、１０進加算器３で上記両λ力を１０進
加算して出力ライン５０から出力することは従来と同様
である。しかし、本実施例では、制御回路４からの指示
によって、第１の入力回路ｌはオール０を出力し、この
ときのｌＯ進加算器３の各桁のキャリーＣ，〜Ｃ７の論
理和をとる論理和回路５を備えて、論理和回路５の出力
によって第２の入力回路２の出力に不正１０進データが
あることを検出できるようにしている。
路１に入力されたｌＯ進数（２進化ｌＯ進数）とデータ
ライン２０から第２の入力回路２に入力されたｌＯ進数
とを、それぞれライン４０ 、３０を介して１０進加算
器３に入力させ、１０進加算器３で上記両λ力を１０進
加算して出力ライン５０から出力することは従来と同様
である。しかし、本実施例では、制御回路４からの指示
によって、第１の入力回路ｌはオール０を出力し、この
ときのｌＯ進加算器３の各桁のキャリーＣ，〜Ｃ７の論
理和をとる論理和回路５を備えて、論理和回路５の出力
によって第２の入力回路２の出力に不正１０進データが
あることを検出できるようにしている。
第２図は、２進加算器３２の詳細を示すブロック図であ
り、ライン４０から入力される１０進数の各桁に、補正
回路３１でそれぞれ６を加算した１６進数 １（０〜９
．Ａ−Ｆ）を２進加算器３２に入力させ、２進加算器３
２は、該１８進数と、前記第２の入力回路２からライン
３０を介して入力された１０進数とを２進演算によって
加算した加算結果３３を、１Ｇ進補正回路３４に入力さ
せ、また、４ビット単位のキャリー（１６進数のキャリ
ー）００〜Ｃ７をキャリーライン６０に出力する。そし
てｌＯ進補正回路３４は、入力された１８進数を２進加
算器３２から入力された対応する桁のキャリーの有無に
応じて、そのまま又は６を減算して出力ライン５０へ出
力する。すなわち、キャリーが発生した桁については入
力データをそのままｌＯ進数として出力し、キャリーが
発生しなかった桁については入力データから６を減算し
てｌＯ進数として出力する。 １０進補正回路３４から
は、ライン３０およびライン４０から入力された２つの
ｌθ進数を加算したｌＯ進数が出力される。
り、ライン４０から入力される１０進数の各桁に、補正
回路３１でそれぞれ６を加算した１６進数 １（０〜９
．Ａ−Ｆ）を２進加算器３２に入力させ、２進加算器３
２は、該１８進数と、前記第２の入力回路２からライン
３０を介して入力された１０進数とを２進演算によって
加算した加算結果３３を、１Ｇ進補正回路３４に入力さ
せ、また、４ビット単位のキャリー（１６進数のキャリ
ー）００〜Ｃ７をキャリーライン６０に出力する。そし
てｌＯ進補正回路３４は、入力された１８進数を２進加
算器３２から入力された対応する桁のキャリーの有無に
応じて、そのまま又は６を減算して出力ライン５０へ出
力する。すなわち、キャリーが発生した桁については入
力データをそのままｌＯ進数として出力し、キャリーが
発生しなかった桁については入力データから６を減算し
てｌＯ進数として出力する。 １０進補正回路３４から
は、ライン３０およびライン４０から入力された２つの
ｌθ進数を加算したｌＯ進数が出力される。
次に、不正】Ｏ進データのチェック動作について２ 説
明する。チェック時には、第１図の制御回路４の指示に
よって第１の入力回路ｌの出力はオール０となり、１０
進加箕器３にはライン４０を介してオールＯが入力され
、ライン３０からは第２の入力回路２からチェックすべ
きｌＯ進数が入力される。
明する。チェック時には、第１図の制御回路４の指示に
よって第１の入力回路ｌの出力はオール０となり、１０
進加箕器３にはライン４０を介してオールＯが入力され
、ライン３０からは第２の入力回路２からチェックすべ
きｌＯ進数が入力される。
また、キャリー人力ＣＴＭには“０°°が入力される。
従って、１０進加算器３の内蔵する第２図の２進加算器
３２には、補正回路３１から６，６．・・・・・・、６
″が入力され、ライン３０からはチェックすべきｌθ進
数が入力される。そして、ライン３０から入力されたｌ
Ｏ進数の各桁に“６°゛ （２進数では”０１１０”）
が加算される。 １０進数の各桁は、°゛９°° （２
進数ではｔｏｏｌ” ）以下であるから、°°６”を加
算した結果は“ｔｉｌｌ” （２進数）以下であり、４
ビツト目にキャリーを生じることはない。しかし、ライ
ン３０からの入力に不正１０進データ（例えば１６進数
の°’Ａ”）があるときは、加算結果は例えば“ｔｏｏ
ｏｏ ”となってキャリーを生じる。すなわち、不正１
０進データはその桁のキャリーを発生させる。キャリー
が１つでも発生したとぎは、第１図の論理和回路５の出
カフ０が°°１°゛となることによって不正１０進デー
タを検出することが可能である０通常の演算時において
は、当然各桁にキャリーが発生するが、論理和回路５は
制御回路４の指示がないときは出カフ０を出さないよう
にしている。
３２には、補正回路３１から６，６．・・・・・・、６
″が入力され、ライン３０からはチェックすべきｌθ進
数が入力される。そして、ライン３０から入力されたｌ
Ｏ進数の各桁に“６°゛ （２進数では”０１１０”）
が加算される。 １０進数の各桁は、°゛９°° （２
進数ではｔｏｏｌ” ）以下であるから、°°６”を加
算した結果は“ｔｉｌｌ” （２進数）以下であり、４
ビツト目にキャリーを生じることはない。しかし、ライ
ン３０からの入力に不正１０進データ（例えば１６進数
の°’Ａ”）があるときは、加算結果は例えば“ｔｏｏ
ｏｏ ”となってキャリーを生じる。すなわち、不正１
０進データはその桁のキャリーを発生させる。キャリー
が１つでも発生したとぎは、第１図の論理和回路５の出
カフ０が°°１°゛となることによって不正１０進デー
タを検出することが可能である０通常の演算時において
は、当然各桁にキャリーが発生するが、論理和回路５は
制御回路４の指示がないときは出カフ０を出さないよう
にしている。
本実施例は、不正１０進データのチェックを、１０進加
算器３を利用して行なうから、専用の不正ｌＯ進データ
検出回路を必要とせず、金物量を低減できるという効果
がある。
算器３を利用して行なうから、専用の不正ｌＯ進データ
検出回路を必要とせず、金物量を低減できるという効果
がある。
発明の効果
以上のように、本発明においては、１０進加算器に入力
させるｌＯ進数の一方を０としたときに、該１０進加算
器から出力される各桁のキャリーの論理和によって、不
正１０進データを検出するように構成したから、専用の
不正ｌＯ進データチェック回路が必要でなく、金物量を
大幅に削減できるという効果がある。
させるｌＯ進数の一方を０としたときに、該１０進加算
器から出力される各桁のキャリーの論理和によって、不
正１０進データを検出するように構成したから、専用の
不正ｌＯ進データチェック回路が必要でなく、金物量を
大幅に削減できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の１０進加算器の詳細を示すブロック図であ
る。 図において、ｌ：第１の入力回路、２：第２の入力回路
、３．：１０進加算器、４：制御回路、５：論理和回路
、３１：補正回路、３２：２進加算器、３４：ｌＯ進補
正回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 牙１図 牙２図
上記実施例の１０進加算器の詳細を示すブロック図であ
る。 図において、ｌ：第１の入力回路、２：第２の入力回路
、３．：１０進加算器、４：制御回路、５：論理和回路
、３１：補正回路、３２：２進加算器、３４：ｌＯ進補
正回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 牙１図 牙２図
Claims (1)
- 第１の入力回路から入力されたｌθ進数の各桁に６を加
算する補正回路と、該補正回路の出力と第２の入力回路
から入力されるｌＯ進数とを２進演算によって加算する
２進加算器と、該２進加算器の出力を４ビット単位でキ
ャリーの有無に応じてそのまま又は６を減算して出力す
る１０進補正回路とから構成されたｌＯ進加算器と、該
１０進加算器の各桁のキャリーの論理和を出力する論理
和回路と、常時は前記第１の入力回路に入力されたｌＯ
進数を前記ｌＯ進加算器の一方の入力に入力させ不正１
０進データのチェック時には前記第１の入力回路の出力
をＯとさせ、かつ前記論理和回路から入力キャリーの論
理和を出力させる制御回路とを備えて、該論理和回路の
出力によって前記第２の入力回路から入力された不正ｌ
Ｏ進データを検出することを特徴とするｌＯ進演算装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081586A JPS60225250A (ja) | 1984-04-23 | 1984-04-23 | １０進演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081586A JPS60225250A (ja) | 1984-04-23 | 1984-04-23 | １０進演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225250A true JPS60225250A (ja) | 1985-11-09 |
Family
ID=13750420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081586A Pending JPS60225250A (ja) | 1984-04-23 | 1984-04-23 | １０進演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225250A (ja) |
-
1984
- 1984-04-23 JP JP59081586A patent/JPS60225250A/ja active Pending
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