JPS60226164A - 半導体注入集積論理回路装置 - Google Patents
半導体注入集積論理回路装置Info
- Publication number
- JPS60226164A JPS60226164A JP59084875A JP8487584A JPS60226164A JP S60226164 A JPS60226164 A JP S60226164A JP 59084875 A JP59084875 A JP 59084875A JP 8487584 A JP8487584 A JP 8487584A JP S60226164 A JPS60226164 A JP S60226164A
- Authority
- JP
- Japan
- Prior art keywords
- region
- injector
- transistor
- type
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/655—Integrated injection logic using field effect injector structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、Ｔ Ｔ
Ｔ、という。）に関する。
Ｔ、という。）に関する。
（ロ）従来技術
一つの半導体基板上に２つのトランジスタ（Ｑ、、Ｑ、
）を第１図に示すように構成されたＩＩＬは、一般に第
２図に示すように注入側をラテラルＰＮＰ ）ランジス
タ（Ｑｌ）とし出力側を逆方向縦形ＮＰＮトランジスタ
（Ｑ３）として、ラテラルＰＮＰ）ランジスタのコレク
タヲ縦形ＮＰＮトランジスタのベースと共用する構造を
有する。
）を第１図に示すように構成されたＩＩＬは、一般に第
２図に示すように注入側をラテラルＰＮＰ ）ランジス
タ（Ｑｌ）とし出力側を逆方向縦形ＮＰＮトランジスタ
（Ｑ３）として、ラテラルＰＮＰ）ランジスタのコレク
タヲ縦形ＮＰＮトランジスタのベースと共用する構造を
有する。
すなわち、Ｐ型シリコン基板（１）上にＮ 型の埋め込
み層（２）を設け、エピタキシャル成長でＮ型のエピタ
キシャル層（３）を形成し、このエピタキシャル層（３
）をＰ 型の分離領域（４）で島状に分離して島領域（
５）を形成する。この島領域（５）にＰ型拡散領域（６
）（７）およびＮ型拡散領域（８１（９１を順次不純物
拡散によって形成し、酸化膜（３ａ）の電極孔を介して
電極（１（１〜（１４）が設けられている。そして、ラ
テラルＰＮＰトランジスタはＰ型拡散領域（６）がエミ
ッタ（インジェクタ）、エピタキシャル層（島領域）（
５）がベース、Ｐ型拡散領域（７）がコレクタでベース
接地で働く。一方送方向縦形ＮＰＮ）ランジスタは、エ
ピタキシャル層（島領域）（５）がエミッタ、Ｐ型拡散
領域（７）がペース、Ｎｕ拡散領域＜８１＜９１がコレ
クタとなっている。
み層（２）を設け、エピタキシャル成長でＮ型のエピタ
キシャル層（３）を形成し、このエピタキシャル層（３
）をＰ 型の分離領域（４）で島状に分離して島領域（
５）を形成する。この島領域（５）にＰ型拡散領域（６
）（７）およびＮ型拡散領域（８１（９１を順次不純物
拡散によって形成し、酸化膜（３ａ）の電極孔を介して
電極（１（１〜（１４）が設けられている。そして、ラ
テラルＰＮＰトランジスタはＰ型拡散領域（６）がエミ
ッタ（インジェクタ）、エピタキシャル層（島領域）（
５）がベース、Ｐ型拡散領域（７）がコレクタでベース
接地で働く。一方送方向縦形ＮＰＮ）ランジスタは、エ
ピタキシャル層（島領域）（５）がエミッタ、Ｐ型拡散
領域（７）がペース、Ｎｕ拡散領域＜８１＜９１がコレ
クタとなっている。
このようなＩＩＬにおいては、インジェクタとして用い
るＰＮＰ トランジスタとしてラテラルＰＮＰ）ランジ
スタを用いているため、インジェクタ（エミッタ（６）
）からＮＰＮ）ランジスタへ注入される電流は一部にす
ぎず、大半は無効電流となり、電流増幅率（ｈ□）が小
さいなどの問題があった。
るＰＮＰ トランジスタとしてラテラルＰＮＰ）ランジ
スタを用いているため、インジェクタ（エミッタ（６）
）からＮＰＮ）ランジスタへ注入される電流は一部にす
ぎず、大半は無効電流となり、電流増幅率（ｈ□）が小
さいなどの問題があった。
上述した問題点を解消するために、インジェクタとして
縦形ＰＮＰ）ランジスタを用いて、インジェクタからの
無効電流を少なくしたＩＩＬが特開昭５８−２１３４６
３号公報に開示されている。
縦形ＰＮＰ）ランジスタを用いて、インジェクタからの
無効電流を少なくしたＩＩＬが特開昭５８−２１３４６
３号公報に開示されている。
このＩＩＬは第３図に示すように、Ｐ型シリコン基板（
１）とその上にエピタキシャル成長させたＮ型エピタキ
シャル層（３）との間にＮ”ｆｆｌ埋め込み層（２）と
Ｐ 型埋め込み層ａ９とを部分的に形成し、エピタキシ
ャル層（３）の表面の一部にＰ 型埋め込み層（１９に
接するＮ 型拡散領域（１６１を介してＰ 型拡散領域
囲を形成してこれをインジェクタとする縦形ＰＮＰ）ラ
ンジスタを構成し、一方エビタキシャル層（３）の表面
の他部にＰ 型埋め込み層（１５１に一部で接するＰ型
ベース領域０８１を形成し、このＰ型ベース領域賭の表
面にコレクタとなるＮ 型拡散領域（＋９を部分的に形
成してこれを逆方向縦形ＮＰＮ トランジスタを構成す
るものである１゜ しかしながら、斯上のＩＩＬにおいても、インジェクタ
から供給される電流の一部がペース電流として流れ、論
理回路動作に寄与していない。
１）とその上にエピタキシャル成長させたＮ型エピタキ
シャル層（３）との間にＮ”ｆｆｌ埋め込み層（２）と
Ｐ 型埋め込み層ａ９とを部分的に形成し、エピタキシ
ャル層（３）の表面の一部にＰ 型埋め込み層（１９に
接するＮ 型拡散領域（１６１を介してＰ 型拡散領域
囲を形成してこれをインジェクタとする縦形ＰＮＰ）ラ
ンジスタを構成し、一方エビタキシャル層（３）の表面
の他部にＰ 型埋め込み層（１５１に一部で接するＰ型
ベース領域０８１を形成し、このＰ型ベース領域賭の表
面にコレクタとなるＮ 型拡散領域（＋９を部分的に形
成してこれを逆方向縦形ＮＰＮ トランジスタを構成す
るものである１゜ しかしながら、斯上のＩＩＬにおいても、インジェクタ
から供給される電流の一部がペース電流として流れ、論
理回路動作に寄与していない。
（ハ）発明の目的
本発明はインジェクタよりの無効電流をなくし、消費電
力を少なくしたＩＩＬを提供することにある。
力を少なくしたＩＩＬを提供することにある。
に）発明の構成
本発明は、Ｎ（又はＰ〕型の半導体領域をエミッタ領域
とし、このエミッタ領域に設げたＰ（又はＮ）型のペー
ス領域内に少なくとも１つのＮ（又はＰ）型のコレクタ
領域を設けた逆方向縦形トランジスタと、前記半導体領
域の他部にＮ（又はＰ）型のソースおよびドレイン領域
とチャンネル領域を形成した接合形電界効果トランジス
タとを備え、前記ペース領域とドレイン領域を接続し、
前記エミッタ領域を接地すると共に、前記ソース領域を
インジェクタ端子と接続し、且つ前記コレクタ領域を出
力端子と接続して前記接合形電界効果トランジスタをイ
ンジェクタとして用いたことを特徴とする半導体注入集
積論理回路装置である。
とし、このエミッタ領域に設げたＰ（又はＮ）型のペー
ス領域内に少なくとも１つのＮ（又はＰ）型のコレクタ
領域を設けた逆方向縦形トランジスタと、前記半導体領
域の他部にＮ（又はＰ）型のソースおよびドレイン領域
とチャンネル領域を形成した接合形電界効果トランジス
タとを備え、前記ペース領域とドレイン領域を接続し、
前記エミッタ領域を接地すると共に、前記ソース領域を
インジェクタ端子と接続し、且つ前記コレクタ領域を出
力端子と接続して前記接合形電界効果トランジスタをイ
ンジェクタとして用いたことを特徴とする半導体注入集
積論理回路装置である。
（ホ）実施例
本発明の実施例を第４図ないし第５図に従い説明する。
第４図は本発明によるＩＩＬの等価回路図、第５図は本
発明によるＩＩＬの原理的構造を断面図にて示すもので
ある。
発明によるＩＩＬの原理的構造を断面図にて示すもので
ある。
一つの半導体基板上に接合形電界効果トランジスタ（以
下、Ｊ−ＦＥＴという。）（Ｔ、）と逆方向縦形ＮＰＮ
）ランジスタ（Ｔ、ｌ）を第４図に示すように構成する
。すなわちＪ−ＦＥＴ（Ｔ、）のソースをインジェクタ
端子に接続し、ドレインを逆方向縦形ＮＰＮ）ランジス
タ（Ｔ、）のペースに接話１ イＴ １：’ １１’
〒（〒１ ｂ）・ｉ Ｘ５−７ Ｊ Ｌ Ｉ イ田い、
逆方向縦形ＮＰＮ ）ランジスタ（Ｔ３）のコレクタ（
（１）（Ｃ２）を出力端子に接続することにより構成さ
れる。
下、Ｊ−ＦＥＴという。）（Ｔ、）と逆方向縦形ＮＰＮ
）ランジスタ（Ｔ、ｌ）を第４図に示すように構成する
。すなわちＪ−ＦＥＴ（Ｔ、）のソースをインジェクタ
端子に接続し、ドレインを逆方向縦形ＮＰＮ）ランジス
タ（Ｔ、）のペースに接話１ イＴ １：’ １１’
〒（〒１ ｂ）・ｉ Ｘ５−７ Ｊ Ｌ Ｉ イ田い、
逆方向縦形ＮＰＮ ）ランジスタ（Ｔ３）のコレクタ（
（１）（Ｃ２）を出力端子に接続することにより構成さ
れる。
本発明によるＩＩＬの原理的構造を第５図に従い説明す
る。Ｐ型シリコン半導体基板（２１１上の所望の所にＮ
型埋め込み層ＨとＰ 型埋め込み層（ハ）を不純物拡
散等によって形成し、さらにエピタキシャル成長により
Ｎ型エピタキシャル層（２４）を形成する。このエピタ
キシャル層（２４）が半導体領域として働く。つぎにエ
ピタキシャル層（２滲表面よりＰ＋型埋め込み層（２３
）に達するＰ 型分離領域（２５）およびエピタキシャ
ル層Ｃ２４）を島状に分離するＰ 型アイソレーション
分離領域（２６）を拡散して形成する。この熱処理によ
ってＮ 型埋め込み層（イ）およびＰ型埋め込み層＠は
上下方向に拡散され、所定の巾を有する埋め込み層が形
成される。そして、Ｐ＋型埋め込み層＠と分離領域（イ
）で囲まれたエピタキシャル層Ｉ２ａがＪ−ＦＥＴ（Ｔ
、）のチャンネル領域（２４ａ）となる。続いて、逆方
向縦形トランジスタ（Ｔ、）のペースとなるＰ型のペー
ス領域−なエピタキシャル層Ｃ２４の表面にベース拡散
により形成すると共にＪ−ＦＥＴ（ＴＩ）のＰ型フロン
トゲート漫をエピタキシャル層（２４）表面に形成する
。然る後このベース領域（２）の表面にエミッタ拡散に
よりＮ＋型のコレクタ領域ｃ！俤を形成すると共にエミ
ッタ領域となるエピタキシャル層（財）表面にＮ 型コ
ンタクト領域艶とＮ 型ガードリング（カラー）（３１
）を形成する。この時同時に、Ｊ−ＦＥＴＯＮ 型のソ
ース領域Ｃ３りおよびドレイン領域（至）を前記Ｐ 型
分離領域Ｑ５１ＣＩ！５１で囲まれたエピタキシャル層
（２（イ）表面にエミッタ拡散により形成する。
る。Ｐ型シリコン半導体基板（２１１上の所望の所にＮ
型埋め込み層ＨとＰ 型埋め込み層（ハ）を不純物拡
散等によって形成し、さらにエピタキシャル成長により
Ｎ型エピタキシャル層（２４）を形成する。このエピタ
キシャル層（２４）が半導体領域として働く。つぎにエ
ピタキシャル層（２滲表面よりＰ＋型埋め込み層（２３
）に達するＰ 型分離領域（２５）およびエピタキシャ
ル層Ｃ２４）を島状に分離するＰ 型アイソレーション
分離領域（２６）を拡散して形成する。この熱処理によ
ってＮ 型埋め込み層（イ）およびＰ型埋め込み層＠は
上下方向に拡散され、所定の巾を有する埋め込み層が形
成される。そして、Ｐ＋型埋め込み層＠と分離領域（イ
）で囲まれたエピタキシャル層Ｉ２ａがＪ−ＦＥＴ（Ｔ
、）のチャンネル領域（２４ａ）となる。続いて、逆方
向縦形トランジスタ（Ｔ、）のペースとなるＰ型のペー
ス領域−なエピタキシャル層Ｃ２４の表面にベース拡散
により形成すると共にＪ−ＦＥＴ（ＴＩ）のＰ型フロン
トゲート漫をエピタキシャル層（２４）表面に形成する
。然る後このベース領域（２）の表面にエミッタ拡散に
よりＮ＋型のコレクタ領域ｃ！俤を形成すると共にエミ
ッタ領域となるエピタキシャル層（財）表面にＮ 型コ
ンタクト領域艶とＮ 型ガードリング（カラー）（３１
）を形成する。この時同時に、Ｊ−ＦＥＴＯＮ 型のソ
ース領域Ｃ３りおよびドレイン領域（至）を前記Ｐ 型
分離領域Ｑ５１ＣＩ！５１で囲まれたエピタキシャル層
（２（イ）表面にエミッタ拡散により形成する。
このアト、エピタキシャル層（財）表面の酸化膜内）に
電極孔を設け、周知のアルミニウム蒸着などにより、各
領域にオーミックコンタクトする電極およびこれらの間
の配線を形成する。
電極孔を設け、周知のアルミニウム蒸着などにより、各
領域にオーミックコンタクトする電極およびこれらの間
の配線を形成する。
このように一つの半導体基板上にＮチャンネルのＪ−Ｆ
ＥＴ（Ｔ、）と逆方向縦形ＮＰＮ）ランジスタ（Ｔ３）
が形成される。そして、Ｊ−ＦＥＴ（Ｔ、）のソース電
極ｃｐｓはインジェクタ端子（Ｉ）に、ドレイン電極（
ト）は逆方向縦形ＮＰＮ）ランジスタのベース電極Ｇ７
）に夫々接続されると共に、ゲートは基板（２１１を介
して接地され、Ｔ−Ｆ ＥＴ （Ｔ、）はゲート接地型
の定電流回路として使用される。また、逆方向縦形ＮＰ
Ｎ）ランジスタのベース電極Ｃ３７）はベース端子（Ｂ
ｌに、コレクタ電極（至）Ｃ３９）は出力端子Ｃｃ、）
（Ｃ２） に、エミッタ電極（４Ｇはグランドライン（
ＧＮＤ）に夫々接続されている。
ＥＴ（Ｔ、）と逆方向縦形ＮＰＮ）ランジスタ（Ｔ３）
が形成される。そして、Ｊ−ＦＥＴ（Ｔ、）のソース電
極ｃｐｓはインジェクタ端子（Ｉ）に、ドレイン電極（
ト）は逆方向縦形ＮＰＮ）ランジスタのベース電極Ｇ７
）に夫々接続されると共に、ゲートは基板（２１１を介
して接地され、Ｔ−Ｆ ＥＴ （Ｔ、）はゲート接地型
の定電流回路として使用される。また、逆方向縦形ＮＰ
Ｎ）ランジスタのベース電極Ｃ３７）はベース端子（Ｂ
ｌに、コレクタ電極（至）Ｃ３９）は出力端子Ｃｃ、）
（Ｃ２） に、エミッタ電極（４Ｇはグランドライン（
ＧＮＤ）に夫々接続されている。
而して、インジェクタとして用いるＪ−ＦＥＴ（Ｔ□）
はゲートが基板（２１）を介して接地したゲート接地型
の定電流回路として動作するので、インジェクタ端子（
Ｉ＋からソース領域（３クヘ供給された電流はドレイン
領域（ト）を介してベース領域いに全て供給される。
はゲートが基板（２１）を介して接地したゲート接地型
の定電流回路として動作するので、インジェクタ端子（
Ｉ＋からソース領域（３クヘ供給された電流はドレイン
領域（ト）を介してベース領域いに全て供給される。
従って、インジェクタに供給された電流が全て論理回路
動作に利用でき低消費電力化が図れる。
動作に利用でき低消費電力化が図れる。
更にゲート接地型のＪ−ＦＥＴ（Ｔ、）をインジェクタ
として逆方向縦形トランジスタ（Ｔ、）に接続している
ため、逆方向縦形トランジスタ（Ｔ３）のＶ１ｍ電圧が
Ｊ−ＦＥＴ （ＴＩ）のゲートにバイアスを加えること
になり、Ｊ−ＦＥＴ（Ｔ、）の定電流作用が良好になる
。
として逆方向縦形トランジスタ（Ｔ、）に接続している
ため、逆方向縦形トランジスタ（Ｔ３）のＶ１ｍ電圧が
Ｊ−ＦＥＴ （ＴＩ）のゲートにバイアスを加えること
になり、Ｊ−ＦＥＴ（Ｔ、）の定電流作用が良好になる
。
また、逆方向縦形トランジスタ（ＴＲ）の全周をＮ 型
ガートリング（カラー）Ｃ１υで囲むことにより、逆方
向エミッタ効率が向上し、逆βを従来装置よりも高くで
きるので、高速動作が可能となる。
ガートリング（カラー）Ｃ１υで囲むことにより、逆方
向エミッタ効率が向上し、逆βを従来装置よりも高くで
きるので、高速動作が可能となる。
（へ）発明の詳細
な説明したように、本発明はインジェクタとして接合形
電界効果トランジスタを用いたので、外部から供給され
る電流を損失なく論理回路動作に利用することができ、
ＩＩＬの低消費電力化と亮速化を図ることができる。ま
た、ＩＩＬの低消費電力化により素子数を多くしてもチ
ップ温度が上がらないので、特性上信頼性が向上する。
電界効果トランジスタを用いたので、外部から供給され
る電流を損失なく論理回路動作に利用することができ、
ＩＩＬの低消費電力化と亮速化を図ることができる。ま
た、ＩＩＬの低消費電力化により素子数を多くしてもチ
ップ温度が上がらないので、特性上信頼性が向上する。
第１図は基本的なＩＩＬを示す回路図、第２図および第
３図は従来のＩＩＬの構造を示す断面図である。第４図
および第５図は本発明によるＩＩＬを示すもので、第４
図は等価回路図、第５図は原理的構造を示す断面図であ
る。 （２１１・・・半導体基板、 （２２・・・Ｎ 型埋め
込み層、＠・・・Ｐ 型埋め込み層、（２４＋・・・エ
ピタキシャル層、（２４ａ）・・・チャンネル領域、
（２５）・・・分離領域、（２７）・・・ベース領域、
（２９）・・・コレクタ領域、 （３邊・・・ソース
領域、 Ｃ３３１・・・ドレイン領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１【４１ 老２図− 第３図
３図は従来のＩＩＬの構造を示す断面図である。第４図
および第５図は本発明によるＩＩＬを示すもので、第４
図は等価回路図、第５図は原理的構造を示す断面図であ
る。 （２１１・・・半導体基板、 （２２・・・Ｎ 型埋め
込み層、＠・・・Ｐ 型埋め込み層、（２４＋・・・エ
ピタキシャル層、（２４ａ）・・・チャンネル領域、
（２５）・・・分離領域、（２７）・・・ベース領域、
（２９）・・・コレクタ領域、 （３邊・・・ソース
領域、 Ｃ３３１・・・ドレイン領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１【４１ 老２図− 第３図
Claims (1)
- ＋ＩＪＮ（又はＰ）型の半導体領域をエミッタ領域とし
、このエミッタ領域に設けたＰ（又はＮ）型のベース領
域内に少なくとも１つのＮ（又はＰ）型のコレクタ領域
を設けた逆方向縦形トランジスタと、前記半導体領域の
他部にＮ（又はＰ）型のソースおよびドレイン領域とチ
ャンネル領域を形成した接合形電界効果トランジスタと
を備え、前記ベース領域とドレイン領域を接続し、前記
エミッタ領域を接地すると共に、前記ソース領域をイン
ジェクタ端子と接続し、且つ前記コレクタ領域を出力端
子と接続して前記接合形電界効果トランジスタをインジ
ェクタとして用いたことを特徴とする半導体注入集積論
理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084875A JPS60226164A (ja) | 1984-04-25 | 1984-04-25 | 半導体注入集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084875A JPS60226164A (ja) | 1984-04-25 | 1984-04-25 | 半導体注入集積論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60226164A true JPS60226164A (ja) | 1985-11-11 |
| JPH0464184B2 JPH0464184B2 (ja) | 1992-10-14 |
Family
ID=13842961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084875A Granted JPS60226164A (ja) | 1984-04-25 | 1984-04-25 | 半導体注入集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226164A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS56118664A (en) * | 1980-02-22 | 1981-09-17 | Nishihara Environ Sanit Res Corp | Density measuring device |
-
1984
- 1984-04-25 JP JP59084875A patent/JPS60226164A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS56118664A (en) * | 1980-02-22 | 1981-09-17 | Nishihara Environ Sanit Res Corp | Density measuring device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464184B2 (ja) | 1992-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4862233A (en) | Integrated circuit device having vertical MOS provided with Zener diode | |
| JP2002124580A (ja) | 入力保護回路 | |
| JP3302275B2 (ja) | 半導体デバイス | |
| US4599635A (en) | Semiconductor integrated circuit device and method of producing same | |
| JPS6362904B2 (ja) | ||
| JPH055373B2 (ja) | ||
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JPH0464184B2 (ja) | ||
| JP2557984B2 (ja) | 半導体装置の入力保護回路 | |
| KR0134847B1 (ko) | 반도체 전력소자 및 그 제조방법 | |
| JP3082248B2 (ja) | 半導体論理回路装置 | |
| JPS60226165A (ja) | 半導体注入集積論理回路装置 | |
| JPH0750783B2 (ja) | 静電保護回路 | |
| JPS60229362A (ja) | 半導体注入集積論理回路装置 | |
| JP3311037B2 (ja) | 半導体装置 | |
| JPH0369180B2 (ja) | ||
| JPH0582828A (ja) | フオトトランジスタ | |
| JPH0278275A (ja) | 出力回路 | |
| JPH0695535B2 (ja) | 半導体装置 | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH04207068A (ja) | 複合型半導体装置 | |
| JPS6395654A (ja) | ＢｉＣＭＯＳ集積回路 | |
| JPS62130554A (ja) | 半導体装置 | |
| JPH07104743B2 (ja) | 電源回路 | |
| JPH0547780A (ja) | 半導体装置 |