JPH0464184B2 - - Google Patents
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- Publication number
- JPH0464184B2 JPH0464184B2 JP59084875A JP8487584A JPH0464184B2 JP H0464184 B2 JPH0464184 B2 JP H0464184B2 JP 59084875 A JP59084875 A JP 59084875A JP 8487584 A JP8487584 A JP 8487584A JP H0464184 B2 JPH0464184 B2 JP H0464184B2
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- JP
- Japan
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- region
- conductivity type
- type
- semiconductor
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/655—Integrated injection logic using field effect injector structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、
IILという。）に関する。
IILという。）に関する。
(ロ) 従来の技術
一つの半導体基板上に２つのトランジスタQI，
QRを第１図に示すように構成されたIILは、一般
に第２図に示すように注入側をラテラルPNPト
ランジスタQIとし出力側を逆方向縦形NPNトラ
ンジスタQRとして、ラテラルPNPトランジスタ
のコレクタを縦形NPNトランジスタのベースと
共用する構造を有する。すなわち、Ｐ型シリコン
基板１上にN+型の埋め込み層２を設け、エピタ
キシヤル成長でＮ型のエピタキシヤル層３を形成
し、このエピタキシヤル層３をP+型の分離領域
４で島状に分離して島領域５を形成する。この島
領域５にＰ型拡散領域６，７およびＮ型拡散領域
８，９を順次不純物拡散によつて形成し、酸化膜
３ａの電極孔を介して電極１０〜１４が設けられ
ている。そして、ラテラルPNPトランジスタは
Ｐ型拡散領域６がエミツタ（インジエクタ）、エ
ピタキシヤル層（島領域）５がベース、Ｐ型拡散
領域７がコレクタでベース接地で働く。一方逆方
向縦形NPNトランジスタは、エピタキシヤル層
（島領域）５がエミツタ、Ｐ型拡散領域７がベー
ス、Ｎ型拡散領域８，９がコレクタとなつてい
る。
QRを第１図に示すように構成されたIILは、一般
に第２図に示すように注入側をラテラルPNPト
ランジスタQIとし出力側を逆方向縦形NPNトラ
ンジスタQRとして、ラテラルPNPトランジスタ
のコレクタを縦形NPNトランジスタのベースと
共用する構造を有する。すなわち、Ｐ型シリコン
基板１上にN+型の埋め込み層２を設け、エピタ
キシヤル成長でＮ型のエピタキシヤル層３を形成
し、このエピタキシヤル層３をP+型の分離領域
４で島状に分離して島領域５を形成する。この島
領域５にＰ型拡散領域６，７およびＮ型拡散領域
８，９を順次不純物拡散によつて形成し、酸化膜
３ａの電極孔を介して電極１０〜１４が設けられ
ている。そして、ラテラルPNPトランジスタは
Ｐ型拡散領域６がエミツタ（インジエクタ）、エ
ピタキシヤル層（島領域）５がベース、Ｐ型拡散
領域７がコレクタでベース接地で働く。一方逆方
向縦形NPNトランジスタは、エピタキシヤル層
（島領域）５がエミツタ、Ｐ型拡散領域７がベー
ス、Ｎ型拡散領域８，９がコレクタとなつてい
る。
このようなIILにおいては、インジエクタとし
て用いるPNPトランジスタとしてラテラルPNP
トランジスタを用いているため、インジエクタ
（エミツタ６）からNPNトランジスタへ注入され
る電流は一部にすぎず、大半は無効電流となり、
電流増幅率（hFE）が小さいなどの問題があつた。
て用いるPNPトランジスタとしてラテラルPNP
トランジスタを用いているため、インジエクタ
（エミツタ６）からNPNトランジスタへ注入され
る電流は一部にすぎず、大半は無効電流となり、
電流増幅率（hFE）が小さいなどの問題があつた。
上述した問題点を解消するために、インジエク
タとして縦形PNPトランジスタを用いて、イン
ジエクタからの無効電流を少なくしたIILが特開
昭58−213463号公報に開示されている。このIIL
は第３図に示すように、Ｐ型シリコン基板１とそ
の上にエピタキシヤル成長させたＮ型エピタキシ
ヤル層３との間にN+型埋め込み層２とP+型埋め
込み層１５とを部分的に形成し、エピタキシヤル
層３の表面の一部にP+型埋め込み層１５に接す
るN+型拡散領域１６を介してP+型拡散領域１７
を形成してこれをインジエクタとする縦形PNP
トランジスタを構成し、一方エピタキシヤル層３
の表面の他部にP+型埋め込み層１５に一部で接
するＰ型ベース領域１８を形成し、このＰ型ベー
ス領域１８の表面にコレクタとなるN+型拡散領
域１９を部分的に形成してこれを逆方向縦形
NPNトランジスタを構成するものである。
タとして縦形PNPトランジスタを用いて、イン
ジエクタからの無効電流を少なくしたIILが特開
昭58−213463号公報に開示されている。このIIL
は第３図に示すように、Ｐ型シリコン基板１とそ
の上にエピタキシヤル成長させたＮ型エピタキシ
ヤル層３との間にN+型埋め込み層２とP+型埋め
込み層１５とを部分的に形成し、エピタキシヤル
層３の表面の一部にP+型埋め込み層１５に接す
るN+型拡散領域１６を介してP+型拡散領域１７
を形成してこれをインジエクタとする縦形PNP
トランジスタを構成し、一方エピタキシヤル層３
の表面の他部にP+型埋め込み層１５に一部で接
するＰ型ベース領域１８を形成し、このＰ型ベー
ス領域１８の表面にコレクタとなるN+型拡散領
域１９を部分的に形成してこれを逆方向縦形
NPNトランジスタを構成するものである。
しかしながら、斯上のIILにおいても、インジ
エクタから供給される電流の一部がベース電流と
して流れ、論理回路動作に寄与していない。
エクタから供給される電流の一部がベース電流と
して流れ、論理回路動作に寄与していない。
(ハ) 発明の目的
本発明はインジエクタよりの無効電流をなく
し、消費電力を少なくしたIILを提供することに
ある。
し、消費電力を少なくしたIILを提供することに
ある。
(ニ) 発明の構成
本発明は、Ｎ（又はＰ型）型の半導体領域をエ
ミツタ領域とし、このエミツタ領域に設けたＰ
（又はＮ）型のベース領域内に少なくとも１つの
Ｎ（又はＰ）型のコレクタ領域を設けた逆方向縦
形トランジスタと、前記半導体領域の他部にＮ
（又はＰ）型のソースおよびドレイン領域とチヤ
ンネル領域を形成した接合形電界効果トランジス
タとを備え、前記ベース領域とソース領域を接続
し、前記エミツタ領域を接地すると共に、前記ド
レイン領域をインジエクタ端子と接続し、且つ前
記コレクタ領域を出力端子と接続して前記接合形
電界効果トランジスタをインジエクタとして用い
たことを特徴とする半導体注入集積論理回路装置
である。
ミツタ領域とし、このエミツタ領域に設けたＰ
（又はＮ）型のベース領域内に少なくとも１つの
Ｎ（又はＰ）型のコレクタ領域を設けた逆方向縦
形トランジスタと、前記半導体領域の他部にＮ
（又はＰ）型のソースおよびドレイン領域とチヤ
ンネル領域を形成した接合形電界効果トランジス
タとを備え、前記ベース領域とソース領域を接続
し、前記エミツタ領域を接地すると共に、前記ド
レイン領域をインジエクタ端子と接続し、且つ前
記コレクタ領域を出力端子と接続して前記接合形
電界効果トランジスタをインジエクタとして用い
たことを特徴とする半導体注入集積論理回路装置
である。
(ホ) 実施例
本発明の実施例を第４図ないし第５図に従い説
明する。第４図は本発明によるIILの等価回路図、
第５図は本発明によるIILの原理的構造を断面図
にて示すものである。
明する。第４図は本発明によるIILの等価回路図、
第５図は本発明によるIILの原理的構造を断面図
にて示すものである。
一つの半導体基板上に接合形電界効果トランジ
スタ（以下、Ｊ−FETという。）TIと逆方向縦形
NPNトランジスタTRを第４図に示すように構成
する。すなわちＪ−FET（TI）のドレインをイン
ジエクタ端子に接続し、ソースを逆方向縦形
NPNトランジスタTRのベースに接続してＪ−
FET（TI）をインジエクタとして用い、逆方向縦
形NPNトランジスタTRのコレクタC1，C2を出力
端子に接続することにより構成される。
スタ（以下、Ｊ−FETという。）TIと逆方向縦形
NPNトランジスタTRを第４図に示すように構成
する。すなわちＪ−FET（TI）のドレインをイン
ジエクタ端子に接続し、ソースを逆方向縦形
NPNトランジスタTRのベースに接続してＪ−
FET（TI）をインジエクタとして用い、逆方向縦
形NPNトランジスタTRのコレクタC1，C2を出力
端子に接続することにより構成される。
本発明によるIILの原理的構造を第５図に従い
説明する。Ｐ型シリコン半導体基板２１上の所望
の所にN+型埋め込み層２２とP+型埋め込み層２
３を不純物拡散等によつて形成し、さらにエピタ
キシヤル成長によりＮ型エピタキシヤル層２４を
形成する。このエピタキシヤル層２４が半導体領
域として働く。つぎにエピタキシヤル層２４表面
よりP+型埋め込み層２３に達するP+型分離領域
２５およびエピタキシヤル層２４を島状に分離す
るP+型アイソレーシヨン分離領域２６を拡散し
て形成する。この熱処理によつてN+型埋め込み
層２２およびP+型埋め込み層２３は上下方向に
拡散され、所定の巾を有する埋め込み層が形成さ
れる。そして、P+型埋め込み層２３と分離領域
２５で囲まれたエピタキシヤル層２４がＪ−
FET（TI）のチヤンネル領域２４ａとなる。続い
て、逆方向縦形トランジスタTRのベースとなる
Ｐ型のベース領域２７をエピタキシヤル層２４の
表面にベース拡散により形成すると共にＪ−
FET（TI）のＰ型フロントゲート２８をエピタキ
シヤル層２４表面に形成する。然る後このベース
領域２７の表面にエミツタ拡散によりN+型のコ
レクタ領域２９を形成すると共にエミツタ領域と
なるエピタキシヤル層２４表面にN+型コンタク
ト領域３０とN+型ガードリング（カラー）３１
を形成する。この時同時に、Ｊ−FETのN+型の
ドレイン領域３２およびソース領域３３を前記
P+型分離領域２５，２５で囲まれたエピタキシ
ヤル層２４表面にエミツタ拡散により形成する。
説明する。Ｐ型シリコン半導体基板２１上の所望
の所にN+型埋め込み層２２とP+型埋め込み層２
３を不純物拡散等によつて形成し、さらにエピタ
キシヤル成長によりＮ型エピタキシヤル層２４を
形成する。このエピタキシヤル層２４が半導体領
域として働く。つぎにエピタキシヤル層２４表面
よりP+型埋め込み層２３に達するP+型分離領域
２５およびエピタキシヤル層２４を島状に分離す
るP+型アイソレーシヨン分離領域２６を拡散し
て形成する。この熱処理によつてN+型埋め込み
層２２およびP+型埋め込み層２３は上下方向に
拡散され、所定の巾を有する埋め込み層が形成さ
れる。そして、P+型埋め込み層２３と分離領域
２５で囲まれたエピタキシヤル層２４がＪ−
FET（TI）のチヤンネル領域２４ａとなる。続い
て、逆方向縦形トランジスタTRのベースとなる
Ｐ型のベース領域２７をエピタキシヤル層２４の
表面にベース拡散により形成すると共にＪ−
FET（TI）のＰ型フロントゲート２８をエピタキ
シヤル層２４表面に形成する。然る後このベース
領域２７の表面にエミツタ拡散によりN+型のコ
レクタ領域２９を形成すると共にエミツタ領域と
なるエピタキシヤル層２４表面にN+型コンタク
ト領域３０とN+型ガードリング（カラー）３１
を形成する。この時同時に、Ｊ−FETのN+型の
ドレイン領域３２およびソース領域３３を前記
P+型分離領域２５，２５で囲まれたエピタキシ
ヤル層２４表面にエミツタ拡散により形成する。
このあと、エピタキシヤル層２４表面の酸化膜
３４に電極孔を設け、周知のアルミニウム蒸着な
どにより、各領域にオーミツクコンタクトする電
極およびこれらの間の配線を形成する。
３４に電極孔を設け、周知のアルミニウム蒸着な
どにより、各領域にオーミツクコンタクトする電
極およびこれらの間の配線を形成する。
このように一つの半導体基板上にＮチヤンネル
のＪ−FET（TI）と逆方向縦形NPNトランジス
タTRが形成される。そして、Ｊ−FET（TI）のド
レイン電極３５はインジエクタ端子Ｉに、ソース
電極３６は逆方向縦形NPNトランジスタのベー
ス電極３７に夫々接続されると共に、ゲートは基
板２１を介して接地されＪ−FET（TI）はゲート
接地型の定電流回路として使用される。また、逆
方向縦形NPNトランジスタのベース電極３７は
ベース端子Ｂに、コレクタ電極３８，３９は出力
端子C1，C2に、エミツタ電極４０はグランドラ
インGNDに夫々接続されている。
のＪ−FET（TI）と逆方向縦形NPNトランジス
タTRが形成される。そして、Ｊ−FET（TI）のド
レイン電極３５はインジエクタ端子Ｉに、ソース
電極３６は逆方向縦形NPNトランジスタのベー
ス電極３７に夫々接続されると共に、ゲートは基
板２１を介して接地されＪ−FET（TI）はゲート
接地型の定電流回路として使用される。また、逆
方向縦形NPNトランジスタのベース電極３７は
ベース端子Ｂに、コレクタ電極３８，３９は出力
端子C1，C2に、エミツタ電極４０はグランドラ
インGNDに夫々接続されている。
而して、インジエクタとして用いるＪ−FET
（TI）はゲートが基板２１を介して接地したゲー
ト接地型の定電流回路として動作するので、イン
ジエクタ端子Ｉからドレイン領域３２へ供給され
た電流ソース領域３３を介してベース領域２７に
全て供給される。
（TI）はゲートが基板２１を介して接地したゲー
ト接地型の定電流回路として動作するので、イン
ジエクタ端子Ｉからドレイン領域３２へ供給され
た電流ソース領域３３を介してベース領域２７に
全て供給される。
従つて、インジエクタに供給された電流が全て
論理回路動作に利用でき低消費電力化が図れる。
更にゲート接地型のＪ−FET（TI）をインジエク
タとして逆方向縦形トランジスタTRに接続して
いるため、逆方向縦形トランジスタTRのVBE電圧
がＪ−FET（TI）のゲートにバイアスを加えるこ
とになり、Ｊ−FET（TI）の定電流作用が良好に
なる。
論理回路動作に利用でき低消費電力化が図れる。
更にゲート接地型のＪ−FET（TI）をインジエク
タとして逆方向縦形トランジスタTRに接続して
いるため、逆方向縦形トランジスタTRのVBE電圧
がＪ−FET（TI）のゲートにバイアスを加えるこ
とになり、Ｊ−FET（TI）の定電流作用が良好に
なる。
また、逆方向縦形トランジスタTRの全周をN+
型ガードリング（カラー）３１で囲むことによ
り、逆方向エミツタ効率が向上し、逆βを従来装
置よりも高くできるので、高速動作が可能とな
る。
型ガードリング（カラー）３１で囲むことによ
り、逆方向エミツタ効率が向上し、逆βを従来装
置よりも高くできるので、高速動作が可能とな
る。
(ヘ) 発明の効果
以上説明したように、本発明はインジエクタと
して接合形電界効果トランジスタを用いたので、
外部から供給される電流を損失なく論理回路動作
に利用することができ、IILの低消費電力化と高
速化を図ることができる。また、IILの低消費電
力化により素子数を多くしてもチツプ温度が上が
らないので、特性上信頼性が向上する。
して接合形電界効果トランジスタを用いたので、
外部から供給される電流を損失なく論理回路動作
に利用することができ、IILの低消費電力化と高
速化を図ることができる。また、IILの低消費電
力化により素子数を多くしてもチツプ温度が上が
らないので、特性上信頼性が向上する。
第１図は基本的なIILを示す回路図、第２図お
よび第３図は従来のIILの構造を示す断面図であ
る。第４図および第５図は本発明によるIILを示
すもので、第４図は等価回路図、第５図は原理的
構造を示す断面図である。 ２１……半導体基板、２２……N+型埋め込み
層、２３……P+型埋め込み層、２４……エピタ
キシヤル層、２４ａ……チヤンネル領域、２５…
…分離領域、２７……ベース領域、２９……コレ
クタ領域、３２……ドレイン領域、３３……ソー
ス領域。
よび第３図は従来のIILの構造を示す断面図であ
る。第４図および第５図は本発明によるIILを示
すもので、第４図は等価回路図、第５図は原理的
構造を示す断面図である。 ２１……半導体基板、２２……N+型埋め込み
層、２３……P+型埋め込み層、２４……エピタ
キシヤル層、２４ａ……チヤンネル領域、２５…
…分離領域、２７……ベース領域、２９……コレ
クタ領域、３２……ドレイン領域、３３……ソー
ス領域。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板２１と、前記基板の上
に形成した逆導電型の半導体領域２４と、 前記半導体領域２４の表面に形成した一導電型
のベース領域２７と、前記ベース領域２７の表面
に形成した逆導電型のコレクタ領域２９と、 前記ベース領域２７と前記コレクタ領域２９は
前記半導体領域２４をエミツタとして逆方向縦型
トランジスタTRを形成し、 前記半導体基板２１の表面に形成した一導電型
の埋込層２３と前記半導体領域２４の表面から前
記埋め込み層２３に達する一導電型の分離領域２
５とで前記エミツタとなる領域とは電気的に独立
した前記半導体領域の他部２４ａと、 前記半導体領域の他部２４ａの表面に形成した
一導電型のフロントゲート領域２８および逆導電
型のソース・ドレイン領域３２，３３と、 前記フロントゲート領域２８と前記ソース・ド
レイン領域は、前記埋め込み層２３をバツクゲー
ト、前記半導体領域の他部２４ａをチヤンネル領
域とするゲート接地型の定電流動作を成す接合型
電解効果トランジスタTIを形成し、 前記ベース領域２７と前記ソース・ドレイン領
域３２，３３の一方を接続し、 前記エミツタとなる半導体領域２４を接地し、 前記ソース・ドレイン領域３２，３３の他方を
インジエクタ端子としたことを特徴とする半導体
注入集積論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084875A JPS60226164A (ja) | 1984-04-25 | 1984-04-25 | 半導体注入集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084875A JPS60226164A (ja) | 1984-04-25 | 1984-04-25 | 半導体注入集積論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60226164A JPS60226164A (ja) | 1985-11-11 |
| JPH0464184B2 true JPH0464184B2 (ja) | 1992-10-14 |
Family
ID=13842961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084875A Granted JPS60226164A (ja) | 1984-04-25 | 1984-04-25 | 半導体注入集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226164A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS56118664A (en) * | 1980-02-22 | 1981-09-17 | Nishihara Environ Sanit Res Corp | Density measuring device |
-
1984
- 1984-04-25 JP JP59084875A patent/JPS60226164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60226164A (ja) | 1985-11-11 |
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