JPS60229358A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60229358A JPS60229358A JP59086413A JP8641384A JPS60229358A JP S60229358 A JPS60229358 A JP S60229358A JP 59086413 A JP59086413 A JP 59086413A JP 8641384 A JP8641384 A JP 8641384A JP S60229358 A JPS60229358 A JP S60229358A
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- JP
- Japan
- Prior art keywords
- channel
- gate
- same time
- gate oxide
- oxide film
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路、特にエピタキシャル基板を用
いたＣＭＯ３集積回路に関するものである０ 従来例の構成とその問題点 半導体装置、特にＭＯ８ＬＳＩは最近捷すまず高密度化
、高性能化される傾向にある。特に高密度化に伴なって
種々の問題が生じている。このような問題の１つに０Ｍ
Ｏ３ＬＳＩの微細化に伴なうラッチアップ耐性の低下が
ある０、ラノチア・ノブはｃＭＯＳ構造の寄生サイリス
タのターンオン現象であり、この原因は寄生サイリスタ
を構成する容性ＮＰＮ）ランジスタまたは胃性ＰＮＰト
ランジスタの導通と考えられている。したか−）てラッ
チアップを防止する方法の１つは、前記した寄生トラン
ジス゛りのベース抵抗を下げベース電位を十分低く固定
することである。このようにベース抵抗を下げる手段、
特に基板の抵抗を下ける手段の１つとして、エピタキシ
ャル構造が提案されている。
いたＣＭＯ３集積回路に関するものである０ 従来例の構成とその問題点 半導体装置、特にＭＯ８ＬＳＩは最近捷すまず高密度化
、高性能化される傾向にある。特に高密度化に伴なって
種々の問題が生じている。このような問題の１つに０Ｍ
Ｏ３ＬＳＩの微細化に伴なうラッチアップ耐性の低下が
ある０、ラノチア・ノブはｃＭＯＳ構造の寄生サイリス
タのターンオン現象であり、この原因は寄生サイリスタ
を構成する容性ＮＰＮ）ランジスタまたは胃性ＰＮＰト
ランジスタの導通と考えられている。したか−）てラッ
チアップを防止する方法の１つは、前記した寄生トラン
ジス゛りのベース抵抗を下げベース電位を十分低く固定
することである。このようにベース抵抗を下げる手段、
特に基板の抵抗を下ける手段の１つとして、エピタキシ
ャル構造が提案されている。
一方ＣＭＯ３ＬＳ Ｉの微細化に伴なうもう１つの問題
としてｐチャネルＭＯ３ＦＥＴのソース・ドレイン耐圧
の低下があげられる。このために通常ｐチャネルＭＯ８
ＦＥＴのゲート長をｎチャネル間Ｏ３ＦＥＴに比較して
若干長くすることによってＣＭＯＳ構造を形成している
。例えば２／１ｍ基準の０ＭＯ８ＬＳＩにおいてはｎチ
ャネル間Ｏ３ＦＥＴのゲート長が２μｍであるのに７ｊ
してｐチャネルＭｏ Ｓ Ｆ Ｅ Ｔのゲート長は２
．２−２．６μｍ程度である３、シたがってｐチャネル
ＭＯＳＦＥＴにｎチャネルＭＯＳＦＥＴと同じ駆動能力
、またはｙｍを持たせるためにはトランジスタのゲート
幅をより長くする必要がある。特に出力回路においては
、ｎチャネルＭＯＳＦＥＴに比較してかなりゲート幅の
広いトランジスタにする必要があり、このような不都合
に対して出力回路やＬＳＩの内部回路で大きいｙｍを得
たい回路にはバイポーラトランジスタを用いる方法が知
られている。特にｐウェルＣＭＯ３構造におけるＮＰＮ
）う／ジスタをｐチャネルＭＯＳＦＥＴの代りに用い
て出力回路を構成する方法は実用化されている。しかし
ながら、このようにして形成されたトランジスタは厚い
ウェル層をベースとしており、電流増巾率が低く、動作
周波数も高くない。逆にバイポーラトランジスタの特性
を向上するべくウェルとは別のペース層を形成するため
には工程が増加することになる。
としてｐチャネルＭＯ３ＦＥＴのソース・ドレイン耐圧
の低下があげられる。このために通常ｐチャネルＭＯ８
ＦＥＴのゲート長をｎチャネル間Ｏ３ＦＥＴに比較して
若干長くすることによってＣＭＯＳ構造を形成している
。例えば２／１ｍ基準の０ＭＯ８ＬＳＩにおいてはｎチ
ャネル間Ｏ３ＦＥＴのゲート長が２μｍであるのに７ｊ
してｐチャネルＭｏ Ｓ Ｆ Ｅ Ｔのゲート長は２
．２−２．６μｍ程度である３、シたがってｐチャネル
ＭＯＳＦＥＴにｎチャネルＭＯＳＦＥＴと同じ駆動能力
、またはｙｍを持たせるためにはトランジスタのゲート
幅をより長くする必要がある。特に出力回路においては
、ｎチャネルＭＯＳＦＥＴに比較してかなりゲート幅の
広いトランジスタにする必要があり、このような不都合
に対して出力回路やＬＳＩの内部回路で大きいｙｍを得
たい回路にはバイポーラトランジスタを用いる方法が知
られている。特にｐウェルＣＭＯ３構造におけるＮＰＮ
）う／ジスタをｐチャネルＭＯＳＦＥＴの代りに用い
て出力回路を構成する方法は実用化されている。しかし
ながら、このようにして形成されたトランジスタは厚い
ウェル層をベースとしており、電流増巾率が低く、動作
周波数も高くない。逆にバイポーラトランジスタの特性
を向上するべくウェルとは別のペース層を形成するため
には工程が増加することになる。
発明の目的
本発明はこのような従来の問題に鑑み、ラッチアップ耐
性の良いエピタキシャル層板を用いた０ＭＯ３のｐチャ
ネルＭＯＳＦＥＴに代わるトランジスタを提案すること
を目的とする。
性の良いエピタキシャル層板を用いた０ＭＯ３のｐチャ
ネルＭＯＳＦＥＴに代わるトランジスタを提案すること
を目的とする。
発明の構成
本発明はｎ型エビタキ７ヤル層を形成したｎ型基板を用
いた０ＭＯ８装置において、ｎ型エピタキシャル層をチ
ャネルとしたｎチャネル静電誘導トランジスタ（以下、
静電誘導トランジスタラＳＩ Ｔ ： ５ｔａｔｉｃ
Ｉｕｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒと略す）を
同時に形成するものである。
いた０ＭＯ８装置において、ｎ型エピタキシャル層をチ
ャネルとしたｎチャネル静電誘導トランジスタ（以下、
静電誘導トランジスタラＳＩ Ｔ ： ５ｔａｔｉｃ
Ｉｕｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒと略す）を
同時に形成するものである。
実施例の説明
第１図は本発明の実施例におけるＣＭＯＳ Ｌ ＳＩの
構造を示す。図中、１はｎ型半導体基板、２けｎ型半導
体基板１上にエピタキシャル層長されたエピタキシャル
層、３はｐウェルである。通常ｎ型半導体基板１は０．
１Ωω程度の比抵抗を有するものが、エピタキシャル層
２は１０Ｑ（７）程度の比抵抗を有するものが各々用い
られる。前記エピタキシャル層２中にｐウェル３が形成
され、同じく、チャネルＭＯ３ＦＥＴ４が形成され ｐ
ウェル３中にｎチャネルＭＯ３ＦＥＴｓが形成され、エ
ピタキシャル層２中にｎチャネル５ＩＴ６が形成される
。７，８．９は夫々ｎチャネルＭＯ８ＦＥＴ４のソース
・ドレイン拡散層、ゲート、ゲート酸化膜であり、１０
，１１．１２は夫々ｎチャネルＭＯ３ＦＥＴのソース・
ドレイン拡散層、ゲート、ゲート酸化膜であり、１３．
１４はノくノティングコンタクトのだめのゲート酸化膜
開口部、開口部１３下の拡散層である。１５，１６，１
７゜１８．１９は夫々、ｎチャネル５ＩＴ６のゲート、
ゲート酸化膜、ソース端子、ソース開口部、ソース拡散
層である。ｎチャネル５ＩＴ６のチャネルはエピタキシ
ャル層２、ドレイン拡散層は基板１である。
構造を示す。図中、１はｎ型半導体基板、２けｎ型半導
体基板１上にエピタキシャル層長されたエピタキシャル
層、３はｐウェルである。通常ｎ型半導体基板１は０．
１Ωω程度の比抵抗を有するものが、エピタキシャル層
２は１０Ｑ（７）程度の比抵抗を有するものが各々用い
られる。前記エピタキシャル層２中にｐウェル３が形成
され、同じく、チャネルＭＯ３ＦＥＴ４が形成され ｐ
ウェル３中にｎチャネルＭＯ３ＦＥＴｓが形成され、エ
ピタキシャル層２中にｎチャネル５ＩＴ６が形成される
。７，８．９は夫々ｎチャネルＭＯ８ＦＥＴ４のソース
・ドレイン拡散層、ゲート、ゲート酸化膜であり、１０
，１１．１２は夫々ｎチャネルＭＯ３ＦＥＴのソース・
ドレイン拡散層、ゲート、ゲート酸化膜であり、１３．
１４はノくノティングコンタクトのだめのゲート酸化膜
開口部、開口部１３下の拡散層である。１５，１６，１
７゜１８．１９は夫々、ｎチャネル５ＩＴ６のゲート、
ゲート酸化膜、ソース端子、ソース開口部、ソース拡散
層である。ｎチャネル５ＩＴ６のチャネルはエピタキシ
ャル層２、ドレイン拡散層は基板１である。
５ＩＴｅのゲート１５はｐチャネルＭＯＳＦＥＴ４の拡
散層７と、ゲート酸化膜１６はｐチャネルＭＯＳＦＥＴ
４のゲート酸化膜９及びｎチャネルＭＯＳＦＥＴ５のゲ
ート酸化膜１２と、ソース端子１７けｐチャネルＭＯＳ
ＦＥＴ４のゲート８及びｎチャネルＭＯＳＦＥＴ５のゲ
ート１１とそれぞれ同時に形成する。また５ＩＴ６のソ
ース開口部１８はゲート酸化膜開口部１３と、ソース拡
散層１９は開口部１３下の拡散層１４とそれぞれ同時に
形成する。５ＩＴｅの向い合うゲート６０間隔は、ゲー
ト６とエピタキシャル層２との間に本半導体装置が使用
する電源電圧程度の逆バイアスによって空乏層が形成さ
れ５ＩＴ６が十分にオフ状態になる程度以下である必要
がある。
散層７と、ゲート酸化膜１６はｐチャネルＭＯＳＦＥＴ
４のゲート酸化膜９及びｎチャネルＭＯＳＦＥＴ５のゲ
ート酸化膜１２と、ソース端子１７けｐチャネルＭＯＳ
ＦＥＴ４のゲート８及びｎチャネルＭＯＳＦＥＴ５のゲ
ート１１とそれぞれ同時に形成する。また５ＩＴ６のソ
ース開口部１８はゲート酸化膜開口部１３と、ソース拡
散層１９は開口部１３下の拡散層１４とそれぞれ同時に
形成する。５ＩＴｅの向い合うゲート６０間隔は、ゲー
ト６とエピタキシャル層２との間に本半導体装置が使用
する電源電圧程度の逆バイアスによって空乏層が形成さ
れ５ＩＴ６が十分にオフ状態になる程度以下である必要
がある。
このようにして形成された５ＩＴ６のドレインは半導体
基板１、すなわち電源電位に接続されている。第２図に
本実施例によって形成したｎチャネルＭＯＳＦＥＴ５と
５ＩＴｅを用いた出力回路を示す。図中、２１はｎチャ
ネルＢＩＴ、２２はｎチャネルＭＯＳＦＥＴ、２３．２
４はそれぞれ入力端子及び出力端子、２４はインバータ
ーである。入力端子２３が高電位の時は５ＩＴ２１がオ
ンとなり出力端子２４は高電位になり、入力端ｒ２３が
低電位の時はＭＯＳＦＥＴ２２がオンとなり出力端子２
４は低電位になる。
基板１、すなわち電源電位に接続されている。第２図に
本実施例によって形成したｎチャネルＭＯＳＦＥＴ５と
５ＩＴｅを用いた出力回路を示す。図中、２１はｎチャ
ネルＢＩＴ、２２はｎチャネルＭＯＳＦＥＴ、２３．２
４はそれぞれ入力端子及び出力端子、２４はインバータ
ーである。入力端子２３が高電位の時は５ＩＴ２１がオ
ンとなり出力端子２４は高電位になり、入力端ｒ２３が
低電位の時はＭＯＳＦＥＴ２２がオンとなり出力端子２
４は低電位になる。
本実施例で形成されるＳＩＴは表面ゲート型のＳＩＴで
あり特に高速な動作と高い電流容量が可能である。また
、一般にＳＩＴはバイポーラトランジスタよりも高速な
動作に適していることが知られており、従来知られてい
るウェルをペースに用いたバイポーラトランジスタによ
って構成した出力回路に比較して、本実施例は遜色なく
高速に動作することは明らかである。
あり特に高速な動作と高い電流容量が可能である。また
、一般にＳＩＴはバイポーラトランジスタよりも高速な
動作に適していることが知られており、従来知られてい
るウェルをペースに用いたバイポーラトランジスタによ
って構成した出力回路に比較して、本実施例は遜色なく
高速に動作することは明らかである。
以上のように、本実施例によればエピタキシャル基板を
用いることによって従来のＣＭＯＳ工程に大幅な変更を
加えることな（ＳＩＴを形成することができ、このよう
にして形成したＳ Ｉ Ｔ′！１ｌ−ｐチャネルＭＯ３
ＦＥＴの代りに用いることによって高速な出力回路を作
ることができる。
用いることによって従来のＣＭＯＳ工程に大幅な変更を
加えることな（ＳＩＴを形成することができ、このよう
にして形成したＳ Ｉ Ｔ′！１ｌ−ｐチャネルＭＯ３
ＦＥＴの代りに用いることによって高速な出力回路を作
ることができる。
なお、本実施例においてＳＩＴのゲート１６とソース１
９はそれぞれＭＯＳＦＥＴの拡散層７及び１４と同時に
形成したが、別の工程で形成してもよい。捷たソース端
子１７はＭＯＳＦＥＴのゲート８．１１と同時に形成し
たが、アルミニウム等の金属配線材料で形成してもよい
。
９はそれぞれＭＯＳＦＥＴの拡散層７及び１４と同時に
形成したが、別の工程で形成してもよい。捷たソース端
子１７はＭＯＳＦＥＴのゲート８．１１と同時に形成し
たが、アルミニウム等の金属配線材料で形成してもよい
。
発明の効果
以上のように、本発明はエビタキ／ヤル層をチャネルと
したＳＩＴを０ＭＯ３）ランジスタと同一基板上に形成
することにより、従来のＣＭＯ３出力回路よりも小型で
高速な出力回路を構成することができる優れた半導体装
置である。
したＳＩＴを０ＭＯ３）ランジスタと同一基板上に形成
することにより、従来のＣＭＯ３出力回路よりも小型で
高速な出力回路を構成することができる優れた半導体装
置である。
第１図は本発明の一実施例の半導体装置の断面図、第２
図はＳＩＴを用いた出力回路の構成図である。 １・・ ｎ型半導体基板、２・・・ ｎ型エピタキンヤ
ル層、３・・・・ｐウェル、４・・・・ｐチャネルＭＯ
８Ｆ Ｅ Ｔ 、 ｓ ＝・・−’ｎチャネルＭｏ Ｓ
Ｆ Ｅ Ｔ、 ６−・・・ｎチャネルＳＩＴ、２１・
・ ｎチャネルＳ Ｉ Ｔ。 ２２ ・−・ｎチャネルＭＯ８ＦＥＴ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
図はＳＩＴを用いた出力回路の構成図である。 １・・ ｎ型半導体基板、２・・・ ｎ型エピタキンヤ
ル層、３・・・・ｐウェル、４・・・・ｐチャネルＭＯ
８Ｆ Ｅ Ｔ 、 ｓ ＝・・−’ｎチャネルＭｏ Ｓ
Ｆ Ｅ Ｔ、 ６−・・・ｎチャネルＳＩＴ、２１・
・ ｎチャネルＳ Ｉ Ｔ。 ２２ ・−・ｎチャネルＭＯ８ＦＥＴ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
Claims (1)
- 表面にｎ型エピタキンヤル層を形成し前記ｎ型エピタキ
ンヤル層内に選択的に形成されたｐ型つ１ルを備えたｎ
型半導体基板−トに、ｐチャネル間Ｏ８ＦＥＴと、ｎチ
ャネルＭｏ Ｓ Ｆ Ｅ Ｔと、前記ｎ型半導体基板を
トレインとし前記ｎ型エピタキシャル層をチャネルとし
たｎチャネル静電誘導トランジスタとを形成してなる半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086413A JPS60229358A (ja) | 1984-04-27 | 1984-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086413A JPS60229358A (ja) | 1984-04-27 | 1984-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229358A true JPS60229358A (ja) | 1985-11-14 |
Family
ID=13886180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086413A Pending JPS60229358A (ja) | 1984-04-27 | 1984-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229358A (ja) |
-
1984
- 1984-04-27 JP JP59086413A patent/JPS60229358A/ja active Pending
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