JPS60230258A - マルチプロセツサのメモリ制御方式 - Google Patents
マルチプロセツサのメモリ制御方式Info
- Publication number
- JPS60230258A JPS60230258A JP8557984A JP8557984A JPS60230258A JP S60230258 A JPS60230258 A JP S60230258A JP 8557984 A JP8557984 A JP 8557984A JP 8557984 A JP8557984 A JP 8557984A JP S60230258 A JPS60230258 A JP S60230258A
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- JP
- Japan
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- processor
- operating
- memory
- processors
- memory control
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マルチプロセッサシステムにおけるメモリ制
御方式に関し、特に割り込み方式やメモリデータの取り
込みタイミング等の動作条件が異なるプロセッサが混在
するマルチプロセッサシステムにおいて、メモリ制御装
置と任意のプロセッサとの間のインタフェースを容易に
整合可能にするメモリ制御方式に関する。
御方式に関し、特に割り込み方式やメモリデータの取り
込みタイミング等の動作条件が異なるプロセッサが混在
するマルチプロセッサシステムにおいて、メモリ制御装
置と任意のプロセッサとの間のインタフェースを容易に
整合可能にするメモリ制御方式に関する。
共用メモリを有するマルチプロセッサシステムにおいて
は、その目的により、システムを構成する複数のプロセ
ッサが同一機種ではなく９割り込み方式や各種の動作タ
イミングの異なるプロセッサを混在させたい場合がある
。しかし、その場合には共用メモリおよびメモリ制御装
置と各プロセッサとの間の制御あるいはデータ転送のイ
ンタフェースも複数種類存在することになる。そのため
従来は、インタフェース整合のための特別なアダプタを
挿入するなどの方法で対応していたが、設計上大きな負
担となることから、翻ってそのような異機種プロセッサ
が混在するシステム構成はとりにくいものとして抑制さ
れることにもなっていた。
は、その目的により、システムを構成する複数のプロセ
ッサが同一機種ではなく９割り込み方式や各種の動作タ
イミングの異なるプロセッサを混在させたい場合がある
。しかし、その場合には共用メモリおよびメモリ制御装
置と各プロセッサとの間の制御あるいはデータ転送のイ
ンタフェースも複数種類存在することになる。そのため
従来は、インタフェース整合のための特別なアダプタを
挿入するなどの方法で対応していたが、設計上大きな負
担となることから、翻ってそのような異機種プロセッサ
が混在するシステム構成はとりにくいものとして抑制さ
れることにもなっていた。
本発明の目的は、異機種のプロセッサが混在するような
マルチプロセッサシステムにおいて、少ないハードウェ
ア負担でメモリ制御装置が任意のプロセッサとの間で容
易にインタフェース整合をとってメモリ制御を行なうこ
とができるようにする手段を提供することにあり、その
ため、メモリ制御装置内にプロセッサ対応で複数の動作
方式を設け、他方、動作しているプロセッサを識別して
自動的に対応する動作方式を選択できるようにする。
マルチプロセッサシステムにおいて、少ないハードウェ
ア負担でメモリ制御装置が任意のプロセッサとの間で容
易にインタフェース整合をとってメモリ制御を行なうこ
とができるようにする手段を提供することにあり、その
ため、メモリ制御装置内にプロセッサ対応で複数の動作
方式を設け、他方、動作しているプロセッサを識別して
自動的に対応する動作方式を選択できるようにする。
それにより本発明の構成は、複数のプロセッサと、該複
数のプロセッサにより共用されるメモリおよびメモリ制
御装置とを有するマルチプロセッサシステムにおいて、
上記複数のプロセッサのうちいずれが動作中であるかを
表示する信号手段をそなえ、また上記メモリ制御装置は
プロセッサの特性に応じた複数の動作方式をもち、上記
信号手段により現在勤作中のプロセッサに対応する動作
方式を選択し、それにしたがって当該プロセッサとの間
のメモリ制御を行なうことを特徴とするものである。
数のプロセッサにより共用されるメモリおよびメモリ制
御装置とを有するマルチプロセッサシステムにおいて、
上記複数のプロセッサのうちいずれが動作中であるかを
表示する信号手段をそなえ、また上記メモリ制御装置は
プロセッサの特性に応じた複数の動作方式をもち、上記
信号手段により現在勤作中のプロセッサに対応する動作
方式を選択し、それにしたがって当該プロセッサとの間
のメモリ制御を行なうことを特徴とするものである。
〔発明の実施例〕
以下に９本発明の詳細を実施例にしたがって説明する。
第１図は本発明方式によるマルチプロセッサシステムの
概念図であり２図中１−１．１−２．・・・。
概念図であり２図中１−１．１−２．・・・。
１−ｎはｎ個のプロセッサＡ、 Ｂ、・・・、Ｎをそれ
ぞれ示し、また２はバス、３はメモリ制御装置。
ぞれ示し、また２はバス、３はメモリ制御装置。
４はメモリ、５はプロセッサ動作状Ｂ識別回路。
６は動作方式選択回路、７は制御回路、８は動作プロセ
ッサ識別信号を示す。
ッサ識別信号を示す。
プロセッサ１−１乃至１−ｎは、いずれもメモリ４に対
してアクセス可能であるが、常に１個のプロセッサのみ
が動作を許可される。プロセッサ動作状態識別回路５は
、この動作を許可されているプロセッサを識別し、その
動作プロセッサ識別信号８をメモリ制御装置３へ転送す
る。
してアクセス可能であるが、常に１個のプロセッサのみ
が動作を許可される。プロセッサ動作状態識別回路５は
、この動作を許可されているプロセッサを識別し、その
動作プロセッサ識別信号８をメモリ制御装置３へ転送す
る。
メモリ制御装置３では、動作方式選択回路６により動作
プロセッサ識別信号８を解読し、制御回路７をその動作
プロセッサの動作方式にしたがうように条件設定する。
プロセッサ識別信号８を解読し、制御回路７をその動作
プロセッサの動作方式にしたがうように条件設定する。
制御回路７は、この設定された条件に基づいて、該当す
るプロセッサに対して割り込みあるいはアクセス等の制
御動作を実行する。
るプロセッサに対して割り込みあるいはアクセス等の制
御動作を実行する。
第２図は９本発明力式の１実施例であり２図中。
１−１．１−２はそれぞれプロセッサＡ、Ｂを示し、ま
た２はバス、３はメモリ制御装置、４はメモリ、９はプ
ロセッサ選択スイッチ、 １０はインバータ、１１は割
り込み要求発生源、１２は割り込み要求用のフリップフ
ロップ、１３はＯＲゲート、１４はＡＮＤゲート、１５
はデコーダ、１６は遅延回路、１７および１８はＡＮＤ
ゲート１９はインバータ、２０はＯＲゲート、２１は動
作プロセッサ識別信号、２２はプロセッサから与えられ
るメモリアクセス信号。
た２はバス、３はメモリ制御装置、４はメモリ、９はプ
ロセッサ選択スイッチ、 １０はインバータ、１１は割
り込み要求発生源、１２は割り込み要求用のフリップフ
ロップ、１３はＯＲゲート、１４はＡＮＤゲート、１５
はデコーダ、１６は遅延回路、１７および１８はＡＮＤ
ゲート１９はインバータ、２０はＯＲゲート、２１は動
作プロセッサ識別信号、２２はプロセッサから与えられ
るメモリアクセス信号。
２３はメモリ制御装置からプロセッサへ返されるデ＝り
応答信号、２４は割り込み要求信号、２５は割り込み応
答信号を表わしている。
応答信号、２４は割り込み要求信号、２５は割り込み応
答信号を表わしている。
プロセッサ選択スイッチ９はプロセッサＡを動作させる
ときａ側に設定され、またプロセッサＢを動作させると
きｂ側に設定される。したがって動作プロセッサ識別信
号２１は、プロセッサＡが動作中“Ｌ”レベルとなり９
反対にプロセッサＢが動作中には“Ｈ”レベルとなる。
ときａ側に設定され、またプロセッサＢを動作させると
きｂ側に設定される。したがって動作プロセッサ識別信
号２１は、プロセッサＡが動作中“Ｌ”レベルとなり９
反対にプロセッサＢが動作中には“Ｈ”レベルとなる。
ここで、プロセッサＡとプロセッサＢの動作方式は９次
のように異なっているものとする。
のように異なっているものとする。
−１−一旦一 プロセッサＡ プロセッサ８割り込み
トリガでよい リセットされる要求信号 まで保持 データ応答信号 からのデータ取 早い 遅い 込みタイミング したがって割り込み要求の場合１割り込み要求発生源１
１において割り込み原因が生じたときに出力される割り
込み要求信号により、ＯＲゲート１３を介してフリップ
フロップ１２はＯＮにセントされる。しかしプロセッサ
Ａが動作中であれば、フリップフロップの帰還ループが
ＡＮＤゲート１４で切断されるため２割り込み要求発生
源１１からの出力信号がなくなったとき、クロックφに
よりリセットされる。このように、フリップフロップ１
２は。
トリガでよい リセットされる要求信号 まで保持 データ応答信号 からのデータ取 早い 遅い 込みタイミング したがって割り込み要求の場合１割り込み要求発生源１
１において割り込み原因が生じたときに出力される割り
込み要求信号により、ＯＲゲート１３を介してフリップ
フロップ１２はＯＮにセントされる。しかしプロセッサ
Ａが動作中であれば、フリップフロップの帰還ループが
ＡＮＤゲート１４で切断されるため２割り込み要求発生
源１１からの出力信号がなくなったとき、クロックφに
よりリセットされる。このように、フリップフロップ１
２は。
＼
プロセッサＡからの割り込み応答信号を要せずにリセッ
トされる。他方、プロセッサＢが動作中の場合にはＡＮ
Ｄゲート１４が開くことから、フリップフロップ１２の
帰還ループが維持され、フリップフロップ１２が割り込
み要求発生源１１からの出力信号によりいったんセット
されると５ プロセッサＢからの割り込み応答信号によ
ってリセットされるまではその状態を保持する。
トされる。他方、プロセッサＢが動作中の場合にはＡＮ
Ｄゲート１４が開くことから、フリップフロップ１２の
帰還ループが維持され、フリップフロップ１２が割り込
み要求発生源１１からの出力信号によりいったんセット
されると５ プロセッサＢからの割り込み応答信号によ
ってリセットされるまではその状態を保持する。
次に、データの取り込みタイミングについてはメモリア
クセス信号２２から遅延回路１６により２種類のタイミ
ング信号を生成し、これをＡＮＤゲート１７．１Ｂ、
インバーター９．ＯＲゲート２０からなる選択回路によ
って選択し、データ応答信号としてプロセッサＡあるい
はプロセッサＢへ印加する。
クセス信号２２から遅延回路１６により２種類のタイミ
ング信号を生成し、これをＡＮＤゲート１７．１Ｂ、
インバーター９．ＯＲゲート２０からなる選択回路によ
って選択し、データ応答信号としてプロセッサＡあるい
はプロセッサＢへ印加する。
遅延回路１６の端子ｄからは、遅いタイミング信号。
すなわちプロセッサＡのためのタイミング信号が得られ
、そして端子ビからは早いタイミング信号。
、そして端子ビからは早いタイミング信号。
すなわちプロセッサＢのためのタイミング信号が得られ
る。
る。
第３図に、プロセッサＡとプロセッサＢの各々に対応す
るデータ応答信号を対比させて示す。図中、（ａ）は遅
延回路１６へ入力されるアクセス信号２２を示し、（ｂ
）はプロセッサＢが動作中の場合のデータ応答信号２３
そして（Ｃ１はプロセッサＡが動作中の場合のデータ応
答信号２３を示す。（ｄｌはプロセッサＡ、Ｂがデータ
応答信号２３を識別した後に実行するメモリから読み出
されたデータの取り込みを表わしている。なお、このと
きのデータの取り込みタイミングは、データが確定した
直後に設定される。このようにして、プロセッサＡ、Ｂ
それぞれに最も適したタイミングでデータ応答信号を返
すことができる。
るデータ応答信号を対比させて示す。図中、（ａ）は遅
延回路１６へ入力されるアクセス信号２２を示し、（ｂ
）はプロセッサＢが動作中の場合のデータ応答信号２３
そして（Ｃ１はプロセッサＡが動作中の場合のデータ応
答信号２３を示す。（ｄｌはプロセッサＡ、Ｂがデータ
応答信号２３を識別した後に実行するメモリから読み出
されたデータの取り込みを表わしている。なお、このと
きのデータの取り込みタイミングは、データが確定した
直後に設定される。このようにして、プロセッサＡ、Ｂ
それぞれに最も適したタイミングでデータ応答信号を返
すことができる。
なお上述した実施例は１割り込み要求およびデータの取
り込みタイミングについて説明されているが、その他の
プロセッサ間に存在する任意の動作方式の違いについて
も本発明方式を容易に適用できることはいうまでもない
。
り込みタイミングについて説明されているが、その他の
プロセッサ間に存在する任意の動作方式の違いについて
も本発明方式を容易に適用できることはいうまでもない
。
以上のように９本発明によれば、−マルチプロセッサシ
ステムにおいて異機種のプロセッサが混在していても、
メモリ制御装置は動作中のプロセッサの特性に応じた制
御内容を自動的に選択して対応することができるため、
システム構成の柔軟性を高めることができるとともに、
メモリのアクセス時間の短縮を図ることが可能である。
ステムにおいて異機種のプロセッサが混在していても、
メモリ制御装置は動作中のプロセッサの特性に応じた制
御内容を自動的に選択して対応することができるため、
システム構成の柔軟性を高めることができるとともに、
メモリのアクセス時間の短縮を図ることが可能である。
第１図は本発明方式の概念図、第２図は本発明方式の１
実施例の構成図、第３図線その動作タイ・ミング図であ
る。 図中、１−１および１−２はそれぞれプロセッサＡおよ
びプロセッサＢ、２はバス、３はメモリ制御装置、４は
メモリ、１１は割り込み要求発生源。 １２はフリップフロップ、１５はデコーダ、１６は遅延
回路、２１は動作プロセッサ識別信号、２２はアクセス
信号、２３はデータ応答信号、２４は割り込み要求信号
、２５は割り込み応答信号を示す。 特許出願人 バナファコム株式会社
実施例の構成図、第３図線その動作タイ・ミング図であ
る。 図中、１−１および１−２はそれぞれプロセッサＡおよ
びプロセッサＢ、２はバス、３はメモリ制御装置、４は
メモリ、１１は割り込み要求発生源。 １２はフリップフロップ、１５はデコーダ、１６は遅延
回路、２１は動作プロセッサ識別信号、２２はアクセス
信号、２３はデータ応答信号、２４は割り込み要求信号
、２５は割り込み応答信号を示す。 特許出願人 バナファコム株式会社
Claims (1)
- 複数のプロセッサと、該複数のプロセッサにより共用さ
れるメモリおよびメモリ制御装置とを有するマルチプロ
セッサシステムにおいて、上記複数のプロセッサのうち
いずれが動作中であるかを表示する信号手段をそなえ、
また上記メモリ制御装置はプロセッサの特性に応じた複
数の動作方式をもち、上記信号手段により現在勤作中の
プロセッサに対応する動作方式を選択し、それにしたが
って当該プロセッサとの間のメモリ制御を行なうことを
特徴とするマルチプロセッサのメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8557984A JPS60230258A (ja) | 1984-04-27 | 1984-04-27 | マルチプロセツサのメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8557984A JPS60230258A (ja) | 1984-04-27 | 1984-04-27 | マルチプロセツサのメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230258A true JPS60230258A (ja) | 1985-11-15 |
Family
ID=13862721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8557984A Pending JPS60230258A (ja) | 1984-04-27 | 1984-04-27 | マルチプロセツサのメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230258A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481731A (en) * | 1977-12-13 | 1979-06-29 | Fujitsu Ltd | Clock and refresh control system for dynamic type memory |
| JPS5882353A (ja) * | 1981-11-12 | 1983-05-17 | Nec Corp | 共通メモリ制御方式 |
-
1984
- 1984-04-27 JP JP8557984A patent/JPS60230258A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481731A (en) * | 1977-12-13 | 1979-06-29 | Fujitsu Ltd | Clock and refresh control system for dynamic type memory |
| JPS5882353A (ja) * | 1981-11-12 | 1983-05-17 | Nec Corp | 共通メモリ制御方式 |
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