JPS60234267A - デジタルビデオ信号処理装置 - Google Patents
デジタルビデオ信号処理装置Info
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- JPS60234267A JPS60234267A JP59089700A JP8970084A JPS60234267A JP S60234267 A JPS60234267 A JP S60234267A JP 59089700 A JP59089700 A JP 59089700A JP 8970084 A JP8970084 A JP 8970084A JP S60234267 A JPS60234267 A JP S60234267A
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- blanking
- pcm
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- signal
- circuit
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Links
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- 101000934693 Clostridium acetobutylicum (strain ATCC 824 / DSM 792 / JCM 1419 / LMG 5710 / VKM B-1787) Butyrate kinase 2 Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はデジタルビデオ信号処理装置に関し、特にブラ
ンキング部分の処理技術に関する。
ンキング部分の処理技術に関する。
［便来技術Ｊ
テレビジョン技術分野では、ビデオ信号をデジタル化（
ＰＣＩ’ｖ＋）ｌ、で扱うことが多くなっている２＞Ｅ
、ＰＣＭ化したビデオ信号に対してブランキング部分を
固定するいわゆるブランキングゲートを行なうときに、
従来は以下に述べる方法が用いられている。すなわち、
ＰＣＭビデオ信号とＰＣＭ化フリンキングデータをブラ
ンキング位置を示すパルス（以下ブランキングパルス）
にょシ直接切り替える方法（第１の方法）。めるいは、
ＰＣＭビデオ信号及びブランキングパルス、ブランキン
グパルスを１サンプル遅延させたパルス、ブランキング
パルスを２サンプル遅延させたパルスをプログラマブル
リードオンリーメモリー（以下ＦＲＯＭ）のアドレスに
入れ、ブランキングパルスとブランキングパルスを２サ
ンプル遅延させたパルスの積に相当する部分では、予め
ＦＲＯＭに焼き込んでおいたＰＣＭブランキングデータ
をＰＲＯＭよ）出力し、これより１サンプル離れた位置
ではＰＣＭブランキングデータにＰＣＭビデオ信号とＰ
ＣＭブランキングデータの差の１／４だけ加算した値を
ＦＲＯＭより出力し、さらに２サンフル離れた位置では
ＰＣＭブランキングデータにＰＣＭビデオ信号とＩ）０
Ｍブランキングデータの差の３／４だけ加算した値−Ｉ
ＰＲＯＭよシ出力し、３サンプル以上離れた位置ではＰ
ＣＭビデオ信号をそのませ出力する方法（第２の方法）
である。
ＰＣＩ’ｖ＋）ｌ、で扱うことが多くなっている２＞Ｅ
、ＰＣＭ化したビデオ信号に対してブランキング部分を
固定するいわゆるブランキングゲートを行なうときに、
従来は以下に述べる方法が用いられている。すなわち、
ＰＣＭビデオ信号とＰＣＭ化フリンキングデータをブラ
ンキング位置を示すパルス（以下ブランキングパルス）
にょシ直接切り替える方法（第１の方法）。めるいは、
ＰＣＭビデオ信号及びブランキングパルス、ブランキン
グパルスを１サンプル遅延させたパルス、ブランキング
パルスを２サンプル遅延させたパルスをプログラマブル
リードオンリーメモリー（以下ＦＲＯＭ）のアドレスに
入れ、ブランキングパルスとブランキングパルスを２サ
ンプル遅延させたパルスの積に相当する部分では、予め
ＦＲＯＭに焼き込んでおいたＰＣＭブランキングデータ
をＰＲＯＭよ）出力し、これより１サンプル離れた位置
ではＰＣＭブランキングデータにＰＣＭビデオ信号とＰ
ＣＭブランキングデータの差の１／４だけ加算した値を
ＦＲＯＭより出力し、さらに２サンフル離れた位置では
ＰＣＭブランキングデータにＰＣＭビデオ信号とＩ）０
Ｍブランキングデータの差の３／４だけ加算した値−Ｉ
ＰＲＯＭよシ出力し、３サンプル以上離れた位置ではＰ
ＣＭビデオ信号をそのませ出力する方法（第２の方法）
である。
［発明が解決しようとする問題点］
しかしながら第１の方法ではＪ−’ＣＭビデオ信号とＰ
ＣＭ０Ｍプランキングブータラ切り替えているため、例
えばＰＣＭビデオ信号が８ビツト構成でそのデータが全
部”ハイ”で、ＰＣＭブランキングデータが全部−一１
でめったときには、切シ替え点ではレベルが１サンプル
で大幅に変化する。このような場合切り替えた後の信号
を］）／Ａ変換してアナログ信号に戻したときに帯域制
限を越えた変化となりリンギングを生じる。これはＰＣ
Ｍビデオ信号からＰＣＭブランキングデータへの移り替
わりのときにはブランキングレベルよシ更に下へ下がる
ので特に問題であわ、この１）７人変換後のビデオ信号
より同期分￥ａを行なうときにその動作を誤らせる大き
な原因となる。
ＣＭ０Ｍプランキングブータラ切り替えているため、例
えばＰＣＭビデオ信号が８ビツト構成でそのデータが全
部”ハイ”で、ＰＣＭブランキングデータが全部−一１
でめったときには、切シ替え点ではレベルが１サンプル
で大幅に変化する。このような場合切り替えた後の信号
を］）／Ａ変換してアナログ信号に戻したときに帯域制
限を越えた変化となりリンギングを生じる。これはＰＣ
Ｍビデオ信号からＰＣＭブランキングデータへの移り替
わりのときにはブランキングレベルよシ更に下へ下がる
ので特に問題であわ、この１）７人変換後のビデオ信号
より同期分￥ａを行なうときにその動作を誤らせる大き
な原因となる。
第２の方法は、第１の方法を改良しＰＣＭビデオ信号か
らブランキングデータへの移り替わりのときデータの補
間を２回行なってリンキングの発生ケ理論的に無くして
いるが、ブランキングデータがＰ ｌ（ＯＭに焼き込ま
れているため、この値を任意に変化させることができな
い、すなわち任意にセットアツプレベルを変化させるこ
とができない欠点がある。またＰＣＭビデオ信号はデー
タ補間中も変化するため、データ補間も必ずしも正確に
行なわれるとは限らず、稀にではあるが、Ｄ／Ａ変侠後
のビデオ信号においてやはシリンギングの生じることが
ある。
らブランキングデータへの移り替わりのときデータの補
間を２回行なってリンキングの発生ケ理論的に無くして
いるが、ブランキングデータがＰ ｌ（ＯＭに焼き込ま
れているため、この値を任意に変化させることができな
い、すなわち任意にセットアツプレベルを変化させるこ
とができない欠点がある。またＰＣＭビデオ信号はデー
タ補間中も変化するため、データ補間も必ずしも正確に
行なわれるとは限らず、稀にではあるが、Ｄ／Ａ変侠後
のビデオ信号においてやはシリンギングの生じることが
ある。
「発明の目的Ｊ
したがって、不発明の目的は任意にセットアツプレベル
を変化させることができ、まだブランキングゲートのと
きＤ／Ａ変換変換子ナログ信号においてリンギングが生
じることがないないデジタルビデオ信号処理装置を提供
することにある。
を変化させることができ、まだブランキングゲートのと
きＤ／Ａ変換変換子ナログ信号においてリンギングが生
じることがないないデジタルビデオ信号処理装置を提供
することにある。
「発明の構成」
本発明によｎば、Ｎピッ）（Ｎ：自然数）のＰＣＭビデ
オ信号にブランキングレベル挿入全行なうときに、外部
よシ任意に設定できるブランキングレベル設定用のＤＣ
電位をＮ＋１ビツト構成の第１のＰＣＭ信号に変換する
ＡＤ手段と、Ｎ＋１ビツト構成の第１のＰＣＭ信号をラ
ッチして第２のＰＣＭ信号を得る第１のラッチ手段と、
第１のＰＣＭ信号と第２のＰＣＭ信号との差が±２ＬＳ
Ｂ以上であるとき第１の電気信号を発生させるウィンド
ウコンパレータ回路と、第１の電気信号によシ第１のラ
ッチ手段へのクロックパルスの導通を制御する第１のゲ
ート手段とで、第２のＰＣＭ信号と第１のｐｃＭｇ号と
の差が±２ＬＳＢ以上であるときに第２のＰＣＭ信号の
値を更新しこれをブランキングレベルのデータとし、ま
た外部より供給されるブランキング位置ヲ示すブランキ
ング信号のエッヂでＮビット構成のＰＣＭビデオ信号５
− をラッチしてブランキング直前及び置体のデータである
第２のＰＣＭビデオ信号を得る第２のラッチ手段と、第
２の１３ ＣＭビデオづ５号と第２ＰＣＭイ百号の差の
１／４全算出［、第３のＰＣＭ信号を得る第１の演算手
段と、第２のＰＣＭ信号に第３０ＰＣＭ１ｇ号を加算し
てブランキングレベルより第２のＰＣＭビデオ信号の値
までのブランキングレベル側よりｔ／４の値を持つ第４
のＰＣＭ信号を得る第２の演算手段と、第２のＰＣＭビ
デ第１ぎ号よ）第３のＰＣ］’ｖｌ信号全差し引いてブ
ランキングレベルよシ第２のＰＣＭビデオ信号の値まで
の第２のＰＣＭビデオ信号側よりｌ／４の値を持つ第５
のＰＣＭ信号を得る第３の演算手段と、Ｎビット構成の
ＰＣＭビデオ信号を３サンプル分遅延させて第６のＰＣ
Ｍ信号を得る第３のラッチ手段と、第２のＰＣＭ信号と
第４のＰＣＭ信号と第５のＰＣＭ信号と第６のＰＣＭ信
号をブランキングの後縁では表記の順序に前縁では逆の
順序で切り替えるセレクタ回路と、ブランキング信号と
クロックパルスによシセレクタ回路を制御するパルスを
発６− 生させるパルス発生手段とを持つデジタルビデオ処理装
置が得られる。
オ信号にブランキングレベル挿入全行なうときに、外部
よシ任意に設定できるブランキングレベル設定用のＤＣ
電位をＮ＋１ビツト構成の第１のＰＣＭ信号に変換する
ＡＤ手段と、Ｎ＋１ビツト構成の第１のＰＣＭ信号をラ
ッチして第２のＰＣＭ信号を得る第１のラッチ手段と、
第１のＰＣＭ信号と第２のＰＣＭ信号との差が±２ＬＳ
Ｂ以上であるとき第１の電気信号を発生させるウィンド
ウコンパレータ回路と、第１の電気信号によシ第１のラ
ッチ手段へのクロックパルスの導通を制御する第１のゲ
ート手段とで、第２のＰＣＭ信号と第１のｐｃＭｇ号と
の差が±２ＬＳＢ以上であるときに第２のＰＣＭ信号の
値を更新しこれをブランキングレベルのデータとし、ま
た外部より供給されるブランキング位置ヲ示すブランキ
ング信号のエッヂでＮビット構成のＰＣＭビデオ信号５
− をラッチしてブランキング直前及び置体のデータである
第２のＰＣＭビデオ信号を得る第２のラッチ手段と、第
２の１３ ＣＭビデオづ５号と第２ＰＣＭイ百号の差の
１／４全算出［、第３のＰＣＭ信号を得る第１の演算手
段と、第２のＰＣＭ信号に第３０ＰＣＭ１ｇ号を加算し
てブランキングレベルより第２のＰＣＭビデオ信号の値
までのブランキングレベル側よりｔ／４の値を持つ第４
のＰＣＭ信号を得る第２の演算手段と、第２のＰＣＭビ
デ第１ぎ号よ）第３のＰＣ］’ｖｌ信号全差し引いてブ
ランキングレベルよシ第２のＰＣＭビデオ信号の値まで
の第２のＰＣＭビデオ信号側よりｌ／４の値を持つ第５
のＰＣＭ信号を得る第３の演算手段と、Ｎビット構成の
ＰＣＭビデオ信号を３サンプル分遅延させて第６のＰＣ
Ｍ信号を得る第３のラッチ手段と、第２のＰＣＭ信号と
第４のＰＣＭ信号と第５のＰＣＭ信号と第６のＰＣＭ信
号をブランキングの後縁では表記の順序に前縁では逆の
順序で切り替えるセレクタ回路と、ブランキング信号と
クロックパルスによシセレクタ回路を制御するパルスを
発６− 生させるパルス発生手段とを持つデジタルビデオ処理装
置が得られる。
「作用」
本発明においてはブランキングレベル挿入時のデータ＝
ｉＰＣＭビデオ悟号→ＰＣＭビテオ信号よシブランキン
グまでのＰＣＭビデオ信号側より１／４のレベル→ＰＣ
Ｍビデオ悟号よシブランキングまでのブランキング側よ
りｌ／４のレベル→ブランキングレベル→ブランキング
よｆｉ ｌ） ＣＭビデオ信号までのブランキング側よ
り１／４のレベル→ブランキングよｆｉＰｃＭビデオ信
号までのＰＣＭビデ第１百号側よりのｌ／４のレベル→
ＰＣＭビデオ信号というように２個のデータ補間を置い
て変化させているので、ブランキング挿入後のＰＣＭビ
デオ信号をＤＡ変換してアナログ信号に戻しても、この
ときに制限帯域を越えることは無くまたデータ補間中に
演算手段へ入力されるＰＣＭデータに変化が無いので、
理論的にリンギングを生じない。しかも、ブランキング
パルハ自在に変化させることができ、そのＡＤ変換器は
、ＰＣＭビデオ信号に対して１ビット多い構成となって
いるため、これが冗長度となり高安定である。
ｉＰＣＭビデオ悟号→ＰＣＭビテオ信号よシブランキン
グまでのＰＣＭビデオ信号側より１／４のレベル→ＰＣ
Ｍビデオ悟号よシブランキングまでのブランキング側よ
りｌ／４のレベル→ブランキングレベル→ブランキング
よｆｉ ｌ） ＣＭビデオ信号までのブランキング側よ
り１／４のレベル→ブランキングよｆｉＰｃＭビデオ信
号までのＰＣＭビデ第１百号側よりのｌ／４のレベル→
ＰＣＭビデオ信号というように２個のデータ補間を置い
て変化させているので、ブランキング挿入後のＰＣＭビ
デオ信号をＤＡ変換してアナログ信号に戻しても、この
ときに制限帯域を越えることは無くまたデータ補間中に
演算手段へ入力されるＰＣＭデータに変化が無いので、
理論的にリンギングを生じない。しかも、ブランキング
パルハ自在に変化させることができ、そのＡＤ変換器は
、ＰＣＭビデオ信号に対して１ビット多い構成となって
いるため、これが冗長度となり高安定である。
「実施例」
次に本発明の一実施例會示した図面を参照して本発明の
詳細な説明する。第１図において、入力は、ブランキン
グ電位制御用の１ぎ号ｌ、Ｎピットで構成されるＰＣＭ
ビデオ信号２．ＰＣＭビデオ信号２の量子化サンプリン
グツくシス３．ブランキングの位置ケ示すブランキング
パルスＢＫ（０）４の四種があり、七〇それ入力端子１
０１．入力端子１０２、入力端子１０３．入力端子１０
４に入力されている。ブランキング電位制御用の信号ｌ
はＡＤ変換器１０５に入力されここでＮビットで構成さ
れるＰＣＭビデオ信号２よ＃）１ピツトだけビット数の
多いＮ＋ｌビットのＰＣＭブランキングレベル５に変換
され、ラッチ回路（Ｉ） １０６とウィンドコンパレー
タ回路１０７の一方の入力に供給さｎている。ウィンド
コンパレータ回路１０７は２系統のＰＣＭデータ入力の
レベル差カ±２Ｌ８Ｂ以上であるときにＩＨＩＧＩ（’
を出力する。他方ラッチ回路（１） １０６の出力ＰＣ
Ｍブランキングレベル６はウィンドウコンパレータ回路
１０７の他方の入力へ供給されている。またウィンドウ
コンパレータ回路１０７の出カフは、ＡＮＤ回路（１）
１０８へ入力されていて、ＡＮＤ回路（Ｉ） １０８の
もう一方の入力で必る量子化サンプリングパルス３をラ
ッチ回路１１０６のクロック人力へ通ずるか否かを制御
しているのでラッチ回路■１０６の出力は±２ＬＳＢ以
上ブランキングレベルが変化したときのみ、ウィンドウ
コンパレータ回路１０７の出力は−ＨＩＧＨ’となって
重子化サンプリングパルス３によｆｉＰｃＭブランキン
グレベル６をラッチ回路（Ｉ） １０６においてラッチ
して、データを更新することができる。またラッチ回路
（１） １０６のＮ千１ビット出力よシ下位１ピットを
切り捨てたものが、ＰＣＭブランキングレベル８として
演算回路（））１０９．演算回路（１）１１０．セレク
タ回路１１１へと供給される。
詳細な説明する。第１図において、入力は、ブランキン
グ電位制御用の１ぎ号ｌ、Ｎピットで構成されるＰＣＭ
ビデオ信号２．ＰＣＭビデオ信号２の量子化サンプリン
グツくシス３．ブランキングの位置ケ示すブランキング
パルスＢＫ（０）４の四種があり、七〇それ入力端子１
０１．入力端子１０２、入力端子１０３．入力端子１０
４に入力されている。ブランキング電位制御用の信号ｌ
はＡＤ変換器１０５に入力されここでＮビットで構成さ
れるＰＣＭビデオ信号２よ＃）１ピツトだけビット数の
多いＮ＋ｌビットのＰＣＭブランキングレベル５に変換
され、ラッチ回路（Ｉ） １０６とウィンドコンパレー
タ回路１０７の一方の入力に供給さｎている。ウィンド
コンパレータ回路１０７は２系統のＰＣＭデータ入力の
レベル差カ±２Ｌ８Ｂ以上であるときにＩＨＩＧＩ（’
を出力する。他方ラッチ回路（１） １０６の出力ＰＣ
Ｍブランキングレベル６はウィンドウコンパレータ回路
１０７の他方の入力へ供給されている。またウィンドウ
コンパレータ回路１０７の出カフは、ＡＮＤ回路（１）
１０８へ入力されていて、ＡＮＤ回路（Ｉ） １０８の
もう一方の入力で必る量子化サンプリングパルス３をラ
ッチ回路１１０６のクロック人力へ通ずるか否かを制御
しているのでラッチ回路■１０６の出力は±２ＬＳＢ以
上ブランキングレベルが変化したときのみ、ウィンドウ
コンパレータ回路１０７の出力は−ＨＩＧＨ’となって
重子化サンプリングパルス３によｆｉＰｃＭブランキン
グレベル６をラッチ回路（Ｉ） １０６においてラッチ
して、データを更新することができる。またラッチ回路
（１） １０６のＮ千１ビット出力よシ下位１ピットを
切り捨てたものが、ＰＣＭブランキングレベル８として
演算回路（））１０９．演算回路（１）１１０．セレク
タ回路１１１へと供給される。
ブランキングパルスＢ Ｋ （０） ４はシフトレジス
タ１１２とＡＮＤ回路（ＩＤ１１３ 、ＡＮＤ回路＠）
１１４９− ヘ供給され、また量子化サンプリングパルス３をクロッ
クとするシフトレジスタ１１２ではブランキングパルス
ＢＫＯ４を１クロック分シフトしたブランキングパルス
ＢＫ（１）９と４クロック分シフトしたブランキングパ
ルスＢＫ（１）１０を侍る。まずブランキングパルスＢ
Ｋ、（Ｉ）９とブランキングパルスＢＫＩＩ）１０を排
他律嗣理和回路１１５に入力してカウントイネーブルパ
ルスｌｌｋ発生させさらにカウントイネーブルパルス１
１をＡＮＤ回路（ｎ） １１３の残シの入力へ供給して
、カウントアツプパルス１２を発生させ、次にＡＮＤ回
路ＧＩＤ１１４の残シの入力へブランキングパルスＢＫ
（ｕ）ｔｏ？入力してリセットパルス１３ｅ発生させる
。カウンタ回路１１６は量子化サンプリングパルス３な
りロック入力とし、カウントイネーブルパルス１１゜カ
ウントアツプパルス１２．リセットパルス１３によシ第
２図のタイムチャートに示すような動作が行なわれる。
タ１１２とＡＮＤ回路（ＩＤ１１３ 、ＡＮＤ回路＠）
１１４９− ヘ供給され、また量子化サンプリングパルス３をクロッ
クとするシフトレジスタ１１２ではブランキングパルス
ＢＫＯ４を１クロック分シフトしたブランキングパルス
ＢＫ（１）９と４クロック分シフトしたブランキングパ
ルスＢＫ（１）１０を侍る。まずブランキングパルスＢ
Ｋ、（Ｉ）９とブランキングパルスＢＫＩＩ）１０を排
他律嗣理和回路１１５に入力してカウントイネーブルパ
ルスｌｌｋ発生させさらにカウントイネーブルパルス１
１をＡＮＤ回路（ｎ） １１３の残シの入力へ供給して
、カウントアツプパルス１２を発生させ、次にＡＮＤ回
路ＧＩＤ１１４の残シの入力へブランキングパルスＢＫ
（ｕ）ｔｏ？入力してリセットパルス１３ｅ発生させる
。カウンタ回路１１６は量子化サンプリングパルス３な
りロック入力とし、カウントイネーブルパルス１１゜カ
ウントアツプパルス１２．リセットパルス１３によシ第
２図のタイムチャートに示すような動作が行なわれる。
すなわちリセットパルスが’ＨＩαセの間はカウンタ回
路１１６の出力アドレス１４はＯ（ゼロ）でアシ、次に
ブランキングパルスＢＫ１０− （０）４が立下がると共にカウントイネーブルパルス１
１とカウントアツプパルス１２ カ’ＨＩＧＨ’ 、！
： ＆す、出力アドレス１３は、１クロツク毎に１．２
゜３とカウントアツプして行き、３でカウンタ回路・−
プルパルス１１とカウントアツプパルス１２が’ＬＯＷ
’に戻るので、３の状態が保持される。その後にブラン
キングパルスＢ ｉＫ （０） ４が立上がると共にカ
ウントイネーブルパルス１１がｌＦ１■ＧＨＩとなるが
今度はｌクロック毎に３．２，１．０（ゼロ）とカウン
トダウンして行き、０（ゼロ）の状態で、リセットパル
ス】３が＝ＨＩ（）Ｈ’になるので０（ゼロ）の状態が
続く。以上の動作を次々と繰り返す。なおこのカウンタ
［ＩＪｊ路１１６の出力アドレス１４はセレクタ回路１
１１へセレクト制御用信号として供給されている。
路１１６の出力アドレス１４はＯ（ゼロ）でアシ、次に
ブランキングパルスＢＫ１０− （０）４が立下がると共にカウントイネーブルパルス１
１とカウントアツプパルス１２ カ’ＨＩＧＨ’ 、！
： ＆す、出力アドレス１３は、１クロツク毎に１．２
゜３とカウントアツプして行き、３でカウンタ回路・−
プルパルス１１とカウントアツプパルス１２が’ＬＯＷ
’に戻るので、３の状態が保持される。その後にブラン
キングパルスＢ ｉＫ （０） ４が立上がると共にカ
ウントイネーブルパルス１１がｌＦ１■ＧＨＩとなるが
今度はｌクロック毎に３．２，１．０（ゼロ）とカウン
トダウンして行き、０（ゼロ）の状態で、リセットパル
ス】３が＝ＨＩ（）Ｈ’になるので０（ゼロ）の状態が
続く。以上の動作を次々と繰り返す。なおこのカウンタ
［ＩＪｊ路１１６の出力アドレス１４はセレクタ回路１
１１へセレクト制御用信号として供給されている。
ＮビットのＰＣＭビデ第１ｄ号２はラッチ回路（１１）
１１７とラッチ回路（ｎｌ） １１８に供給され、ラッ
チ回路（ｎ） １１７においてはカウントイネーブルパ
ルス１１の前縁においてラッチを行ない、ブランキング
直前やブランキング直後のＰＣＭビデオデータＩ）ＪＪ
１１５１ｉる。このＰＣＭビテビデータＰＤＩ１５を演
算回路１１０９に人力し、ＰＣＭビデオデータＰ Ｄ
１．１５より前内己のＰＣ′Ｍフ゛ランキングレベル８
を差し引いてその差をめさらにこれを１／４にしたＰＣ
Ｍデータ１６會得る。演算回路（ＩＩ） ｌ １０にお
いてはＰＣＭテーデータとＰＣＭブランキングレベル８
を加算することにより、Ｉ） ＣＭビデオデータＰＤ１
１５とＰＣＭブランキングレベル８の１７ベル間のｐＣ
Ｍブランキングレベル側より１／４のレベル１７を得て
これをチレクタ回路１１１０入力へ供給し、−まだ演算
回路（曲１１９においてはＰＣＭビデオデータＰＤ１１
５よりＰ、０Ｍデータ１６′ｆ、差し引くことにより、
ＰＣＭビデオデータＰＩ）１１５とＰＣＭブランキング
レベル８のレベル間のＰＣＭビデオテーデータ１／４の
レベル１８ケ付て、これをセレクタ回路１１１の入力へ
供給する。甘だセレクタ回路１１１へはＮビットのＰＣ
Ｍビデオ信号２を駄子化すンプルグパルスによりラッチ
回路（［Ｉ’１）１１８においてラッチし、位相合わせ
のため３クロック分シフトしたＰＣＭビデオ信号１９を
得る。セレクタ回路１１１でけカウンタ回路１１６の出
力アドレス１４が０（ゼロ）のときにばＰＣＭビデオ信
号１９を出力し、１のときにはビデオ信号とプランキン
グレベル間ノヒテオ信号より１／４のレベル１７を出力
し、このときにはビデオ信号とブランキング間のレベル
のブランキングレベルより１／４のレベル１６を出力し
、３のときにはブランキングレベル８を出力するので、
セレクタ回路１１１の出力はブランキングパルスＢ Ｋ
（０） ４の前縁では、ＰＣＭビデオデータ→ビデオ
信号よりブランキング方向へその差の１／４下がったレ
ベル→ビデオ信号よシブランキング方向へ、その差の３
／４下がったレベル→ブランキングレベルへと１クロツ
ク毎に変化し、また後縁では逆の順序で１クロツク毎に
変化する。
１１７とラッチ回路（ｎｌ） １１８に供給され、ラッ
チ回路（ｎ） １１７においてはカウントイネーブルパ
ルス１１の前縁においてラッチを行ない、ブランキング
直前やブランキング直後のＰＣＭビデオデータＩ）ＪＪ
１１５１ｉる。このＰＣＭビテビデータＰＤＩ１５を演
算回路１１０９に人力し、ＰＣＭビデオデータＰ Ｄ
１．１５より前内己のＰＣ′Ｍフ゛ランキングレベル８
を差し引いてその差をめさらにこれを１／４にしたＰＣ
Ｍデータ１６會得る。演算回路（ＩＩ） ｌ １０にお
いてはＰＣＭテーデータとＰＣＭブランキングレベル８
を加算することにより、Ｉ） ＣＭビデオデータＰＤ１
１５とＰＣＭブランキングレベル８の１７ベル間のｐＣ
Ｍブランキングレベル側より１／４のレベル１７を得て
これをチレクタ回路１１１０入力へ供給し、−まだ演算
回路（曲１１９においてはＰＣＭビデオデータＰＤ１１
５よりＰ、０Ｍデータ１６′ｆ、差し引くことにより、
ＰＣＭビデオデータＰＩ）１１５とＰＣＭブランキング
レベル８のレベル間のＰＣＭビデオテーデータ１／４の
レベル１８ケ付て、これをセレクタ回路１１１の入力へ
供給する。甘だセレクタ回路１１１へはＮビットのＰＣ
Ｍビデオ信号２を駄子化すンプルグパルスによりラッチ
回路（［Ｉ’１）１１８においてラッチし、位相合わせ
のため３クロック分シフトしたＰＣＭビデオ信号１９を
得る。セレクタ回路１１１でけカウンタ回路１１６の出
力アドレス１４が０（ゼロ）のときにばＰＣＭビデオ信
号１９を出力し、１のときにはビデオ信号とプランキン
グレベル間ノヒテオ信号より１／４のレベル１７を出力
し、このときにはビデオ信号とブランキング間のレベル
のブランキングレベルより１／４のレベル１６を出力し
、３のときにはブランキングレベル８を出力するので、
セレクタ回路１１１の出力はブランキングパルスＢ Ｋ
（０） ４の前縁では、ＰＣＭビデオデータ→ビデオ
信号よりブランキング方向へその差の１／４下がったレ
ベル→ビデオ信号よシブランキング方向へ、その差の３
／４下がったレベル→ブランキングレベルへと１クロツ
ク毎に変化し、また後縁では逆の順序で１クロツク毎に
変化する。
「発明の効果」
本発明は以上説明したようにブランキングレベルをＤＣ
ｉ圧で任意に可変でき、ブランキングゲートを行なうと
きにブランキング直前及び直後９１３− 値をラッチ回路によって固定した後の数値とブランキン
グレベルの間で演算を行なって、２サンプルの補間デー
タを作り出しているので、理論上Ｄ／Ａ変換後のリンギ
ングは発生せず、またＤＣ電圧をＰＣＭブランキングレ
ベルに変換する時に実際のブランキングデータより１ピ
ット多いビット数で変換し、最下位ビットをモニターに
使っているので、ＤＣ電圧やＡ／Ｄ変候器のドリフトや
ノイズに対して筒安定である。
ｉ圧で任意に可変でき、ブランキングゲートを行なうと
きにブランキング直前及び直後９１３− 値をラッチ回路によって固定した後の数値とブランキン
グレベルの間で演算を行なって、２サンプルの補間デー
タを作り出しているので、理論上Ｄ／Ａ変換後のリンギ
ングは発生せず、またＤＣ電圧をＰＣＭブランキングレ
ベルに変換する時に実際のブランキングデータより１ピ
ット多いビット数で変換し、最下位ビットをモニターに
使っているので、ＤＣ電圧やＡ／Ｄ変候器のドリフトや
ノイズに対して筒安定である。
第１図は本発明の一実施例を示すブロック図であり、第
２図は本発明を説明するためのタイムチャートである。 １・・・・・・ブランキング電位制御用信号、２・・・
・・・Ｎビット構成のＰＣＭビデオ信号、３・・団・量
子化サンプリングパルス、４・・団・ブランキングパル
スＢＫＯ１５・・・・・・Ｎ＋１ビツト構成のＰＣＭブ
ランキングレベル、６・・・・・・ラッチ回路１１０６
出力のＮ＋１ビツト構成ブランキングレベル、７・・・
・・・ライ〜 １４− ンドウコンバレータ回路１０７の出力、８・・・・・・
ＰＣＭブランキングレベル（Ｎビット構成）、９・・・
・・・ブランキングパルスＢＫＩＯ）ｋｘクロックシフ
トシタハルスＢＫ（１）、ｌｏ・・・・・・ブランキン
グパルスＢＫＯ１４クロックシフトしたパルスＢＫ（Ｉ
Ｉ）、１１・・・・・・カウントイネーブルパルス、１
２・・・・・・カウントアッフハルス、１３・・・・・
・リセットパルス、１４・・・・・・カウンタ回路１１
６の出力アドレス、１５・・・・・・ブランキング直前
及び直後のＰＣＭビデオデータＰＤＩ、１６・・・・・
・ＰｅＭビデオデータＰＤ１１５とＰＣＭブランキング
レベルの差の１／４．１７・・・・・・ＰＣＭブランキ
ングレベルよ＃）ＰＣＭビデオデータＢＤＩ１５からの
差のｌ／４上がったレベル、１８・・・・・・ＰＣＭビ
デオデータＢＤＩ１５よｊＤＰｃＭブランキングレベル
との差のｌ／４下がったレベル、１９・・・・・・ＰＣ
Ｍビデオ信号２を３クロツクシフトしたデータ、１０１
〜１０４・・・・・・入力端子、１０５・・・・・・Ａ
Ｄ変換器、１０６・・・・・・ラッチ回路（１）、１０
７・・・・・・ウィンドウコンパレータ回路、１０８・
・・・・・ＡＮＤ回路（Ｉ）、１０９・・・・・・演算
回路（Ｉ）、１１０・・・・・・演算回路（ＩＩ）％
１１１・・・・・・セレクタ回路、１１２・・・・・・
シフトレジスタ、１１３・・・・・・ＡＮＤ回路（ｎ）
、１１４ ＝・ＡＮ Ｄ回路■、１１５・・・・・・排
他律論理回路、１１６・・・・・・カウンタ回路、１１
７・・・・・・ランチ回路（ＩＩ）、１１８・・・・・
・ラッチ回路面、１１９・・・・・・演算回路冊〇 代理人 弁理士 内 原 晋 ”Ｔニー％。
２図は本発明を説明するためのタイムチャートである。 １・・・・・・ブランキング電位制御用信号、２・・・
・・・Ｎビット構成のＰＣＭビデオ信号、３・・団・量
子化サンプリングパルス、４・・団・ブランキングパル
スＢＫＯ１５・・・・・・Ｎ＋１ビツト構成のＰＣＭブ
ランキングレベル、６・・・・・・ラッチ回路１１０６
出力のＮ＋１ビツト構成ブランキングレベル、７・・・
・・・ライ〜 １４− ンドウコンバレータ回路１０７の出力、８・・・・・・
ＰＣＭブランキングレベル（Ｎビット構成）、９・・・
・・・ブランキングパルスＢＫＩＯ）ｋｘクロックシフ
トシタハルスＢＫ（１）、ｌｏ・・・・・・ブランキン
グパルスＢＫＯ１４クロックシフトしたパルスＢＫ（Ｉ
Ｉ）、１１・・・・・・カウントイネーブルパルス、１
２・・・・・・カウントアッフハルス、１３・・・・・
・リセットパルス、１４・・・・・・カウンタ回路１１
６の出力アドレス、１５・・・・・・ブランキング直前
及び直後のＰＣＭビデオデータＰＤＩ、１６・・・・・
・ＰｅＭビデオデータＰＤ１１５とＰＣＭブランキング
レベルの差の１／４．１７・・・・・・ＰＣＭブランキ
ングレベルよ＃）ＰＣＭビデオデータＢＤＩ１５からの
差のｌ／４上がったレベル、１８・・・・・・ＰＣＭビ
デオデータＢＤＩ１５よｊＤＰｃＭブランキングレベル
との差のｌ／４下がったレベル、１９・・・・・・ＰＣ
Ｍビデオ信号２を３クロツクシフトしたデータ、１０１
〜１０４・・・・・・入力端子、１０５・・・・・・Ａ
Ｄ変換器、１０６・・・・・・ラッチ回路（１）、１０
７・・・・・・ウィンドウコンパレータ回路、１０８・
・・・・・ＡＮＤ回路（Ｉ）、１０９・・・・・・演算
回路（Ｉ）、１１０・・・・・・演算回路（ＩＩ）％
１１１・・・・・・セレクタ回路、１１２・・・・・・
シフトレジスタ、１１３・・・・・・ＡＮＤ回路（ｎ）
、１１４ ＝・ＡＮ Ｄ回路■、１１５・・・・・・排
他律論理回路、１１６・・・・・・カウンタ回路、１１
７・・・・・・ランチ回路（ＩＩ）、１１８・・・・・
・ラッチ回路面、１１９・・・・・・演算回路冊〇 代理人 弁理士 内 原 晋 ”Ｔニー％。
Claims (1)
- デジタルビデオ信号のブランキング部分を所定レベルに
固定するとき、ブランキング部分の前記所定レベルを変
化可能に発生するブランキングレベルの発生手段と、ブ
ランキング部分とビデオ部分との間で前記ブランキング
レベルと前記デジタルビデオ信号のレベルとの間の補間
レペルヲ作る手段と、前記デジタルビデオ信号、ブラン
キングレベル及び補間レベルを入力し１つを選ぶ選択回
路と、ブランキング部分とビデオ部分との間で前記選択
回路の選択制御領分を作る手段とを具備することを特徴
とするデジタルビデオ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089700A JPS60234267A (ja) | 1984-05-04 | 1984-05-04 | デジタルビデオ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089700A JPS60234267A (ja) | 1984-05-04 | 1984-05-04 | デジタルビデオ信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60234267A true JPS60234267A (ja) | 1985-11-20 |
| JPH0568912B2 JPH0568912B2 (ja) | 1993-09-29 |
Family
ID=13978044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089700A Granted JPS60234267A (ja) | 1984-05-04 | 1984-05-04 | デジタルビデオ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168177A (ja) * | 1987-12-23 | 1989-07-03 | Matsushita Electric Ind Co Ltd | ブランキング回路 |
| JPH02219374A (ja) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | 映像信号処理装置 |
-
1984
- 1984-05-04 JP JP59089700A patent/JPS60234267A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168177A (ja) * | 1987-12-23 | 1989-07-03 | Matsushita Electric Ind Co Ltd | ブランキング回路 |
| JPH02219374A (ja) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | 映像信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568912B2 (ja) | 1993-09-29 |
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