JPS60236325A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60236325A JPS60236325A JP59094855A JP9485584A JPS60236325A JP S60236325 A JPS60236325 A JP S60236325A JP 59094855 A JP59094855 A JP 59094855A JP 9485584 A JP9485584 A JP 9485584A JP S60236325 A JPS60236325 A JP S60236325A
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- JP
- Japan
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- current
- transistor
- cml
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は論理回路、特にＩ Ｉ Ｌ （Ｉｎｔｅｇｒ
ａｔｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）からＣＭ
Ｌ （Ｃｕｒｒｅｎｔ ＭｏｄｅＬｏｇｉｃ ）への変
換回路に関するものである。
ａｔｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）からＣＭ
Ｌ （Ｃｕｒｒｅｎｔ ＭｏｄｅＬｏｇｉｃ ）への変
換回路に関するものである。
従来のこの種の変換回路を第り図で説明する。
図において、４０はＩＩＬ部、５０はＣＭＬ部、１はイ
ンジェクター、２は第１の電源（Ｖｃｃ）、３は第２の
電源（Ｖｅｅ） 、４． ５はＣＭＬ部５０の出力で、
それぞれＹ、 Ｙとする。また６はリファレンス電圧（
Ｖｒｅｆ ） 、７はロジック信号入力、９はＩＩＬ部
４０のトランジスタ、１０〜１３はＣＭＬ部５０のトラ
ンジスタ、１４〜１６は抵抗（抵抗値Ｒ１，Ｒ２，Ｒ３
） 、１７〜１９は該抵抗１４〜１６に流れる電流（電
流値１ｒ１．Ｉｒ２、Ｉ ｒ３） 、２０．２１は電流
源（電流値１１゜Ｉ２）、２２〜２４はそれぞれトラン
ジスタ９〜１１を流れる電流（電流値１３，１４．Ｉ５
）である。
ンジェクター、２は第１の電源（Ｖｃｃ）、３は第２の
電源（Ｖｅｅ） 、４． ５はＣＭＬ部５０の出力で、
それぞれＹ、 Ｙとする。また６はリファレンス電圧（
Ｖｒｅｆ ） 、７はロジック信号入力、９はＩＩＬ部
４０のトランジスタ、１０〜１３はＣＭＬ部５０のトラ
ンジスタ、１４〜１６は抵抗（抵抗値Ｒ１，Ｒ２，Ｒ３
） 、１７〜１９は該抵抗１４〜１６に流れる電流（電
流値１ｒ１．Ｉｒ２、Ｉ ｒ３） 、２０．２１は電流
源（電流値１１゜Ｉ２）、２２〜２４はそれぞれトラン
ジスタ９〜１１を流れる電流（電流値１３，１４．Ｉ５
）である。
次に動作について第１図に従って説明する。
ＴＩＬ部４０の入力端子７にＨｉｇｈレベル（以後Ｈと
記す）が入力されればトランジスタ９のコレクタはＬｏ
ｗレベル（以後りと記す）になる。これと同時にＣＭＬ
部５０のトランジスタ１０のベースはＬとなり該トラン
ジスタ１０はオフし、電流源２０を流れる電流■１はト
ランジスタ９を通して電源３に流れる。トランジスタ１
１の電流Ｉ５はカレントミラーによってトランジスタ１
０の電流Ｉ４と同じ大きさの電流が流れるのでここでは
１４＝１５（ｋＯ）である。そのため抵抗１４による電
圧降下はなくトランジスタ１２のベースにはＨ（ｗＶｃ
ｃ）が印加される。ここでリファレンス電圧（Ｖｒｅｆ
） ６がＶｅｅ＜ Ｖｒｅｆ ＜ Ｖｃｃなる条件に
設定されていれば、電流１８（Ｉｒ２）は電流１９（Ｉ
ｒ３）より大きく、抵抗１５による電圧降下で出力４の
レベルはＬとなる。ここで電流１８は出力４をＬにする
のに十分な電流でなければならず、かつ、電流１９の電
流値１ｒ３をＩｒ３Σ０にさせるためにはトランジスタ
１２が飽和しないような設定が必要である。
記す）が入力されればトランジスタ９のコレクタはＬｏ
ｗレベル（以後りと記す）になる。これと同時にＣＭＬ
部５０のトランジスタ１０のベースはＬとなり該トラン
ジスタ１０はオフし、電流源２０を流れる電流■１はト
ランジスタ９を通して電源３に流れる。トランジスタ１
１の電流Ｉ５はカレントミラーによってトランジスタ１
０の電流Ｉ４と同じ大きさの電流が流れるのでここでは
１４＝１５（ｋＯ）である。そのため抵抗１４による電
圧降下はなくトランジスタ１２のベースにはＨ（ｗＶｃ
ｃ）が印加される。ここでリファレンス電圧（Ｖｒｅｆ
） ６がＶｅｅ＜ Ｖｒｅｆ ＜ Ｖｃｃなる条件に
設定されていれば、電流１８（Ｉｒ２）は電流１９（Ｉ
ｒ３）より大きく、抵抗１５による電圧降下で出力４の
レベルはＬとなる。ここで電流１８は出力４をＬにする
のに十分な電流でなければならず、かつ、電流１９の電
流値１ｒ３をＩｒ３Σ０にさせるためにはトランジスタ
１２が飽和しないような設定が必要である。
一方、人カフにＬが加われば本回路は上記と逆の動作を
行う。つまり、トランジスタ９のベースはＬで該トラン
ジスタ９はオフし、電流源２０の電流はほとんどトラン
ジスタ１０に流れる。カレントミラーによってトランジ
スタ１１に流れる電流２４はトランジスタ１０に流れる
電流２３と等しく、抵抗１４に流れる電流１７もこれら
とほぼ等しい。従ってトランジスタ１２のベース電圧は
電流１７と抵抗１４の電圧降下によりＬになり、該トラ
ンジスタ１２はオフする。そのため電流１８はほとんど
流れず、抵抗１５による電圧降下がないので出力４はＨ
となる。
行う。つまり、トランジスタ９のベースはＬで該トラン
ジスタ９はオフし、電流源２０の電流はほとんどトラン
ジスタ１０に流れる。カレントミラーによってトランジ
スタ１１に流れる電流２４はトランジスタ１０に流れる
電流２３と等しく、抵抗１４に流れる電流１７もこれら
とほぼ等しい。従ってトランジスタ１２のベース電圧は
電流１７と抵抗１４の電圧降下によりＬになり、該トラ
ンジスタ１２はオフする。そのため電流１８はほとんど
流れず、抵抗１５による電圧降下がないので出力４はＨ
となる。
結局、本論理回路は入カフにＡという信号が加わった時
、出力４にはＹ＝ＡなるＣＭＬ出力が得られ、また、出
力５には出力４の反転出力Ｙが得られる。
、出力４にはＹ＝ＡなるＣＭＬ出力が得られ、また、出
力５には出力４の反転出力Ｙが得られる。
従来の論理回路は以上のように構成されているので、リ
ファレンス電圧が必要であり、かつ該リファレンス電圧
はＨとＬとの中間的な値をもっているのでトランジスタ
１３は完全にオンあるいはオフにはならず、ＣＭＬ出力
のロジック信号のノイズマージンが大き（とれない。ま
た、トランジスタ１２のベース電圧は、抵抗１４の電圧
降下によって定まり、この電圧をリファレンス電圧と比
較して大きいか小さいかを判定するため、その電圧降下
を決める電流源２０の設定が困難である。
ファレンス電圧が必要であり、かつ該リファレンス電圧
はＨとＬとの中間的な値をもっているのでトランジスタ
１３は完全にオンあるいはオフにはならず、ＣＭＬ出力
のロジック信号のノイズマージンが大き（とれない。ま
た、トランジスタ１２のベース電圧は、抵抗１４の電圧
降下によって定まり、この電圧をリファレンス電圧と比
較して大きいか小さいかを判定するため、その電圧降下
を決める電流源２０の設定が困難である。
また電流源２１はトランジスタ１２．１３の一方 ６に
は電流を流さないようにするため、他方は飽和しないよ
うな設定が必要で、かつ抵抗１５．１６による電圧降下
によって、出力４．５がＬレベルになるための十分な電
流が必要で、電流源２１番よ相反する２つの条件の下で
電流値を設定しなければならず、その設定は非常に困難
であるという欠点があった。
は電流を流さないようにするため、他方は飽和しないよ
うな設定が必要で、かつ抵抗１５．１６による電圧降下
によって、出力４．５がＬレベルになるための十分な電
流が必要で、電流源２１番よ相反する２つの条件の下で
電流値を設定しなければならず、その設定は非常に困難
であるという欠点があった。
この発明は、上記のような従来のものの欠点を解消しよ
うとするためになされたもので、反転。
うとするためになされたもので、反転。
非反転信号が入力される２つのＩＩＬを段重す、一方の
ＩＩＬの出力をリファレンス電圧に用＋ＩＡることによ
り、リファレンス電圧が不要で、ＣＭＬ中の２つの電流
源の設計自由度を増加でき、またＩＩＬからＣＭＬへ変
換する際の占ジ・ツク信号のノイズマージンを増加でき
る論理回路を提供することを目的としている。
ＩＩＬの出力をリファレンス電圧に用＋ＩＡることによ
り、リファレンス電圧が不要で、ＣＭＬ中の２つの電流
源の設計自由度を増加でき、またＩＩＬからＣＭＬへ変
換する際の占ジ・ツク信号のノイズマージンを増加でき
る論理回路を提供することを目的としている。
以下、この発明の実施例を図について説明する。
第２図は、本発明の一実施例による論理回路を示す。図
において、４０．６０は第１．第２のＩＩＬ部、５０は
ＣＭＬ部である。また７は第１のＩＩＬ部４０の入力で
ある反転入力である。３３は第２のＩＩＬ部６０の入力
である非反転入力である。２５はこのＩＩＬ部６０のト
ランジスタ、２６．２１はそれぞれトランジスタ１０．
１１と同じ働きをするカレントミラートランジスタ、３
０は抵抗１４と同じ働きをする抵抗（抵抗値Ｒ４）、３
１は抵抗３０に流れる電流（電流値Ｉｒ４）、３２は電
流源で、これを流れる電流を■６とする。そして本回路
は入カフ、３３に対して対称な回路構成となっている。
において、４０．６０は第１．第２のＩＩＬ部、５０は
ＣＭＬ部である。また７は第１のＩＩＬ部４０の入力で
ある反転入力である。３３は第２のＩＩＬ部６０の入力
である非反転入力である。２５はこのＩＩＬ部６０のト
ランジスタ、２６．２１はそれぞれトランジスタ１０．
１１と同じ働きをするカレントミラートランジスタ、３
０は抵抗１４と同じ働きをする抵抗（抵抗値Ｒ４）、３
１は抵抗３０に流れる電流（電流値Ｉｒ４）、３２は電
流源で、これを流れる電流を■６とする。そして本回路
は入カフ、３３に対して対称な回路構成となっている。
次に動作について説明する。
従来のものと同様に第１の目り部４０の反転式カフに入
力されたＡなるロジ・ツク信号はＡと同じ位相でＣＭＬ
部５０のトランジスタ１２のベースに加えられる。また
ＩＩＬ部６０の非反転入力３３に入力されたλの信号は
同じ動作によってＣＭＬ部５０のトランジスタ１３のベ
ースにＡと同じ位相で加えられる。ここで、トランジス
タ１２゜１３のベース電位は、トランジスタ１２のベー
スがＨならばトランジスタ１３のベースはＬ、トランジ
スタ１２のベースがＬならばトランジスタ１３のベース
はＨｌという２通りしかなく、従ってトランジスタ１２
とトランジスタ１３のどちらか一方は完全にオフする。
力されたＡなるロジ・ツク信号はＡと同じ位相でＣＭＬ
部５０のトランジスタ１２のベースに加えられる。また
ＩＩＬ部６０の非反転入力３３に入力されたλの信号は
同じ動作によってＣＭＬ部５０のトランジスタ１３のベ
ースにＡと同じ位相で加えられる。ここで、トランジス
タ１２゜１３のベース電位は、トランジスタ１２のベー
スがＨならばトランジスタ１３のベースはＬ、トランジ
スタ１２のベースがＬならばトランジスタ１３のベース
はＨｌという２通りしかなく、従ってトランジスタ１２
とトランジスタ１３のどちらか一方は完全にオフする。
例えばＡ＝Ｈならばトランジスタ１２はオンでトランジ
スタ１３はオフし、電流ｓ２１による電流はほとんど抵
抗１５に流れ、該抵抗１５による電圧降下によって、Ｃ
ＭＬ部５０の出力４はＬとなる。一方抵抗１６にはほと
んど電流が流れないので該抵抗１６による電圧降下はな
く、ＣＭＬ部５０の出力５はＨとなる。同様にＡ＝Ｌな
らば出力４はＨ１出力５はＬｌつまり出力４をＹとすれ
ばＹ−ＡなるＣＭＬ出力が得られ、また出力５にはマな
るＣＭＬ出力が得られる。
スタ１３はオフし、電流ｓ２１による電流はほとんど抵
抗１５に流れ、該抵抗１５による電圧降下によって、Ｃ
ＭＬ部５０の出力４はＬとなる。一方抵抗１６にはほと
んど電流が流れないので該抵抗１６による電圧降下はな
く、ＣＭＬ部５０の出力５はＨとなる。同様にＡ＝Ｌな
らば出力４はＨ１出力５はＬｌつまり出力４をＹとすれ
ばＹ−ＡなるＣＭＬ出力が得られ、また出力５にはマな
るＣＭＬ出力が得られる。
このように本実施例では、反転、非反転信号がそれぞれ
入力される２つのＩＩＬを設け、従来の中間的な値をも
っていた比較電圧に代えて一方の１１Ｌの出力信号を比
較電圧として用いるようにしたので、ＣＭＬ出力のノイ
ズマージンが大きくとれ、ノイズに対して強（なる。ま
たＣＭＬ内の電流源及び抵抗値の自由度が増大し、回路
設計が容易となる。
入力される２つのＩＩＬを設け、従来の中間的な値をも
っていた比較電圧に代えて一方の１１Ｌの出力信号を比
較電圧として用いるようにしたので、ＣＭＬ出力のノイ
ズマージンが大きくとれ、ノイズに対して強（なる。ま
たＣＭＬ内の電流源及び抵抗値の自由度が増大し、回路
設計が容易となる。
なお、下記実施例を半導体集積回路で実現できることは
いうまでもない。
いうまでもない。
以上のように、この発明に係る論理回路によれば、反転
、非反転信号がそれぞれ入力される２つのＩＩＬを設け
、従来の中間的な値をもっていた比較電圧に代えて一方
のＩＩＬの出力信号を比較電圧として用いるようにした
ので、ＩＩＬからＣＭＬへ変換する際のロジック信号の
ノイズマージンが増加し、ノイズに対して強くなる。ま
た、ＣＭＬ内の電流源、抵抗の設計自由度が増加し、回
路設計が容易となる効果がある。
、非反転信号がそれぞれ入力される２つのＩＩＬを設け
、従来の中間的な値をもっていた比較電圧に代えて一方
のＩＩＬの出力信号を比較電圧として用いるようにした
ので、ＩＩＬからＣＭＬへ変換する際のロジック信号の
ノイズマージンが増加し、ノイズに対して強くなる。ま
た、ＣＭＬ内の電流源、抵抗の設計自由度が増加し、回
路設計が容易となる効果がある。
第１図は従来の論理回路の回路図、第２図はこの発明の
一実施例による論理回路の回路図である。 図において、４０．６０はＩＩＬ部、７．３３はＩＩＬ
部４０．６０の反転、非反転入力、９゜２５はＩＩＬ部
４０．６０を構成するトランジスタ、５０はＣＭＬ部、
２６．２７．１０〜１３はＣＭＬ部５０を構成するトラ
ンジスタ、４，５はＣＭＬ部５０の反転、非反転出力で
ある。 代理人 大岩増雄 手続補正書（自発） 口召和 ５琵 １０月 ９８ ２、発明の名称 論理回路 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 １１） 明細書第４頁第９行及び第７頁第１６行のｒＹ
＝ＡＪをｒＹ−ＡＪに訂正する。 以 上
一実施例による論理回路の回路図である。 図において、４０．６０はＩＩＬ部、７．３３はＩＩＬ
部４０．６０の反転、非反転入力、９゜２５はＩＩＬ部
４０．６０を構成するトランジスタ、５０はＣＭＬ部、
２６．２７．１０〜１３はＣＭＬ部５０を構成するトラ
ンジスタ、４，５はＣＭＬ部５０の反転、非反転出力で
ある。 代理人 大岩増雄 手続補正書（自発） 口召和 ５琵 １０月 ９８ ２、発明の名称 論理回路 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 １１） 明細書第４頁第９行及び第７頁第１６行のｒＹ
＝ＡＪをｒＹ−ＡＪに訂正する。 以 上
Claims (2)
- （１）反転、非反転の２つの入力をもつＣＭＬと、反転
、非反転の信号がそれぞれ入力され上記ＣＭＬを制御す
る２つのＩＩＬとを備え、ＣＭＬの非反転入力を一方の
ＩＩＬの反転あるいは非反転出力に、ＣＭＬの反転入力
を他方のＩＩＬの非反転あるいは反転出力にそれぞれ接
続したことを特徴とする論理回路。 - （２） 回路全体を半導体集積回路で構成したことを特
徴とする特許請求の範囲第１項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094855A JPS60236325A (ja) | 1984-05-09 | 1984-05-09 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094855A JPS60236325A (ja) | 1984-05-09 | 1984-05-09 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236325A true JPS60236325A (ja) | 1985-11-25 |
Family
ID=14121643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094855A Pending JPS60236325A (ja) | 1984-05-09 | 1984-05-09 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236325A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143725A (en) * | 1980-04-09 | 1981-11-09 | Sony Corp | Interface circuit |
-
1984
- 1984-05-09 JP JP59094855A patent/JPS60236325A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143725A (en) * | 1980-04-09 | 1981-11-09 | Sony Corp | Interface circuit |
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