JPS5834052B2 - フリツプ・フロツプ回路 - Google Patents
フリツプ・フロツプ回路Info
- Publication number
- JPS5834052B2 JPS5834052B2 JP51092877A JP9287776A JPS5834052B2 JP S5834052 B2 JPS5834052 B2 JP S5834052B2 JP 51092877 A JP51092877 A JP 51092877A JP 9287776 A JP9287776 A JP 9287776A JP S5834052 B2 JPS5834052 B2 JP S5834052B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- flip
- input
- flop circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
Description
【発明の詳細な説明】
本発明は、ＴＴＬ 、ＣＭＬ等の小さな信号レベルで動
作可能なフリップ・フロップ回路に関するものである。
作可能なフリップ・フロップ回路に関するものである。
フリップ・フロップ回路は、２つの安定状態を有し、安
定状態のいずれか一方を無限に保持できるが、外部から
の励起があれば、いままで保持していた安定状態から他
方の安定状態に急激に変化する。
定状態のいずれか一方を無限に保持できるが、外部から
の励起があれば、いままで保持していた安定状態から他
方の安定状態に急激に変化する。
この場合、現在のトランジスタ・フリップ・フロップで
は、ＩＯＶ程度の電源電圧で一方の安定状態から他方の
安定状態に反転させるために、外部からｉｏｖ程度の大
きな信号を加える必要がある。
は、ＩＯＶ程度の電源電圧で一方の安定状態から他方の
安定状態に反転させるために、外部からｉｏｖ程度の大
きな信号を加える必要がある。
一方、ＴＴＬゲ′−ト回路の出力電圧は“１″レベルで
３．５Ｖ、’“０”レベルで０．ｌ ５Ｖ 、ＯＭＬゲ
゛−ト回路の出力電圧は“１”レベルで一〇、ＳＶ。
３．５Ｖ、’“０”レベルで０．ｌ ５Ｖ 、ＯＭＬゲ
゛−ト回路の出力電圧は“１”レベルで一〇、ＳＶ。
°“Ｏｎレベルで−１，６■といずれもきわめて小さい
。
。
したがって、ＴＴＬ、ＯＭＬ等の信号では、フリップ・
フロップを反転させることは、不可能である。
フロップを反転させることは、不可能である。
第１図は従来のフリップ・フロップ回路の代表的構成例
を示している。
を示している。
同図において、いまはじめ主トランジスタＱ３がオフ、
Ｑ４がオンであったとして、この状態を反転させるため
入力トランジスタＱＡの入力Ｓ１をＨ（ハイレベル）、
入力トランジスタＱＢの入力Ｓ２をＬ（ローレベル）に
すると、トランジスタＱＡがオン、トランジスタＱＢが
オフとなって接続点Ｎ２がＬからＨに変化しようとする
が、トランジスタＱ４には接続点Ｎ１のＨが入力されて
いるので点Ｎ２は容易にはＨにならず、これをＨにする
ためにはトランジスタＱＡが十分大きな電流を流さなけ
れ（ｆならない。
Ｑ４がオンであったとして、この状態を反転させるため
入力トランジスタＱＡの入力Ｓ１をＨ（ハイレベル）、
入力トランジスタＱＢの入力Ｓ２をＬ（ローレベル）に
すると、トランジスタＱＡがオン、トランジスタＱＢが
オフとなって接続点Ｎ２がＬからＨに変化しようとする
が、トランジスタＱ４には接続点Ｎ１のＨが入力されて
いるので点Ｎ２は容易にはＨにならず、これをＨにする
ためにはトランジスタＱＡが十分大きな電流を流さなけ
れ（ｆならない。
主トランジスタＱ３がオン、Ｑ４がオフであって、この
状態を反転させるため入力トランジスタＱＡの入力Ｓ１
をＬ、入力トランジスタＱＢの入力Ｓ２をＨにする場合
も同様である。
状態を反転させるため入力トランジスタＱＡの入力Ｓ１
をＬ、入力トランジスタＱＢの入力Ｓ２をＨにする場合
も同様である。
このため、第１図のフリップ・フロップ回路で状態の反
転を生じさせるためには、トランジスタＱＡｊＱＢに十
分大きな入力を与える必要があり、前述のように電源電
圧としてＩＯＶ程度を用いた場合には、ＩＯＶ程度の大
きな信号が必要であって、ＴＴＬ 、ＯＭＬ等の信号で
は反転させることができなかった。
転を生じさせるためには、トランジスタＱＡｊＱＢに十
分大きな入力を与える必要があり、前述のように電源電
圧としてＩＯＶ程度を用いた場合には、ＩＯＶ程度の大
きな信号が必要であって、ＴＴＬ 、ＯＭＬ等の信号で
は反転させることができなかった。
本発明は、上記のような欠点を除くため、ＴＴＬ。
ＯＭＬ等の小さな信号でも、反転させることが可能なフ
リップ・フロップ回路の実現を目的とするものである。
リップ・フロップ回路の実現を目的とするものである。
以下、図面により、本発明の詳細な説明する。
第２図はフリップ・フロップ回路の接続図、第３図は第
２図における動作タイム・チャートである。
２図における動作タイム・チャートである。
最初、入力Ｓ１の１ノベルがＨ（ハイ・レベル）、入力
Ｓ２のレベルがＬ（ロー・レベル）で、トランジスタＱ
９がオン、Ｑ１０がオフのとき、フリップ・フロップの
各レベルは、第３図の期間１で示すように、Ｎ１がＨ，
Ｎ２がり、Ｎ３がＨ。
Ｓ２のレベルがＬ（ロー・レベル）で、トランジスタＱ
９がオン、Ｑ１０がオフのとき、フリップ・フロップの
各レベルは、第３図の期間１で示すように、Ｎ１がＨ，
Ｎ２がり、Ｎ３がＨ。
Ｎ４がＬ 、Ｎ５がＨ，Ｎ６がＬである。
次に、入力Ｓ１がＨからＬに、Ｓ２がＬからＨになると
、第３図の期間２で示すように、トランジスタＱ９がオ
フ、Ｑ１０がオンとなる。
、第３図の期間２で示すように、トランジスタＱ９がオ
フ、Ｑ１０がオンとなる。
トランジスタＱ１０がオンすると、Ｎ５がＨからＬとな
り、トランジスタＱ８がオフに変化する。
り、トランジスタＱ８がオフに変化する。
このとき、Ｎ６がＬであるから、トランジスタＱ６はオ
フである。
フである。
したがって、トランジスタＱ８ 、Ｑ６がオフのため、
Ｎ２はトランジスタＱ２よりチャージ・アップされて、
急激にＨになる。
Ｎ２はトランジスタＱ２よりチャージ・アップされて、
急激にＨになる。
この場合、Ｎ２がＨとなっても、Ｎ６は大きな抵抗Ｒ４
とトランジスタＱ６のゲート容量との時定数でチャージ
・アップが決まるため、トランジスタＱ６は直ちにオン
することはない。
とトランジスタＱ６のゲート容量との時定数でチャージ
・アップが決まるため、トランジスタＱ６は直ちにオン
することはない。
一方、Ｎ２がＨになると、トランジスタＱ３がオンする
。
。
また、Ｎ３はＮ１がＨのとき、抵抗Ｒ１を通してチャー
ジ・アップされた結果Ｈであり、トランジスタＱ５はオ
ンしているため、Ｎ１はトランジスタＱ３．Ｑ５を通し
てディスチャージされ、Ｎ１はＬとなる。
ジ・アップされた結果Ｈであり、トランジスタＱ５はオ
ンしているため、Ｎ１はトランジスタＱ３．Ｑ５を通し
てディスチャージされ、Ｎ１はＬとなる。
Ｎ１がＬとなっても、抵抗Ｒ１の動作でＮ３のレベルは
Ｈである。
Ｈである。
また、Ｎ４はＮ２がＨとなっても、抵抗Ｒ２のために直
ちにチャージ・アップされることなく、Ｎ４はＬを保持
する。
ちにチャージ・アップされることなく、Ｎ４はＬを保持
する。
以上のように、入力Ｓ１がＨからＬに、Ｓ２がＬからＨ
になり、Ｎ１がＨからＬに、Ｎ２がＬからＨになった直
後の状態では、Ｎ１がり、Ｎ２がＨ，Ｎ３がＨ，Ｎ４が
り、Ｎ５がＨ，Ｎ６がＬである。
になり、Ｎ１がＨからＬに、Ｎ２がＬからＨになった直
後の状態では、Ｎ１がり、Ｎ２がＨ，Ｎ３がＨ，Ｎ４が
り、Ｎ５がＨ，Ｎ６がＬである。
このとき、トランジスタＱ３ 、Ｑ５がオンし、Ｎ１を
Ｌのレベルにしており、トランジスタＱ７はオフである
。
Ｌのレベルにしており、トランジスタＱ７はオフである
。
一方、Ｎ２の方は、トランジスタＱＢ、Ｑ４がオフして
、Ｎ２をＨのレベルにしており、このときのトランジス
タＱ６はオフである。
、Ｎ２をＨのレベルにしており、このときのトランジス
タＱ６はオフである。
次に、Ｎ１がＬ 、Ｎ２がＨに決ってから、ある程度の
時間が経過すると、抵抗Ｒ１〜Ｒ４とトランジスタＱ５
〜Ｑ８の容量による時定数によってレベルが変化し、第
３図の期間３に示す状態となる。
時間が経過すると、抵抗Ｒ１〜Ｒ４とトランジスタＱ５
〜Ｑ８の容量による時定数によってレベルが変化し、第
３図の期間３に示す状態となる。
すなわち、Ｎ３は抵抗Ｒ１を通してディスチャージされ
てＬとなり、トランジスタＱ５はオフとなるが、Ｎ４に
抵抗Ｒ２を通してＮ２よりチャージ・アップされ、トラ
ンジスタＱ７がオンするため、トランジスタＱ５がオフ
しても、Ｎ１はＬのレベルを維持する。
てＬとなり、トランジスタＱ５はオフとなるが、Ｎ４に
抵抗Ｒ２を通してＮ２よりチャージ・アップされ、トラ
ンジスタＱ７がオンするため、トランジスタＱ５がオフ
しても、Ｎ１はＬのレベルを維持する。
一方、Ｎ６は、Ｎ２がＨになった直後はＬレベルであっ
たが、Ｎ２から抵抗Ｒ４を通してチャージ・アップされ
て、Ｈレベルとなる。
たが、Ｎ２から抵抗Ｒ４を通してチャージ・アップされ
て、Ｈレベルとなる。
それによってトランジスタＱ６がオンするが、Ｑ６がオ
ンしてもＱ４がオフであるから、Ｎ２はＨのレベルを維
持する。
ンしてもＱ４がオフであるから、Ｎ２はＨのレベルを維
持する。
次に、入力Ｓ１がＬからＨ，８２がＨからＬとなったと
き、第３図の期間４に示すように、トランジスタＱ９が
オンとなるため、Ｎ４がり、Ｎ２がり、Ｎ１がＨとなる
が、Ｎ５はＮ１がＨとなっても抵抗Ｒ３のために直ちに
チャージ・アップされず、Ｌのままである。
き、第３図の期間４に示すように、トランジスタＱ９が
オンとなるため、Ｎ４がり、Ｎ２がり、Ｎ１がＨとなる
が、Ｎ５はＮ１がＨとなっても抵抗Ｒ３のために直ちに
チャージ・アップされず、Ｌのままである。
抵抗Ｒ１〜Ｒ４とトランジスタＱ５〜Ｑ８の容量による
時定数の時間経過すると、第３図の期間１で示す状態と
なる。
時定数の時間経過すると、第３図の期間１で示す状態と
なる。
以上のようにして、第３図の１〜４を繰返しながら、フ
リップ・フロップ回路が動作する。
リップ・フロップ回路が動作する。
なお以上の動作において、トランジスタＱ９、抵抗Ｒ２
からなる回路およびトランジスタＱ１０、抵抗Ｒ３から
なる回路は、それぞれ人力Ｓ１およびＳ２をある程度増
幅してそれぞれトランジスタＱ７．Ｑ８に入力すること
によって、フリップ・フロップ回路の反転を容易にする
作用を行っている。
からなる回路およびトランジスタＱ１０、抵抗Ｒ３から
なる回路は、それぞれ人力Ｓ１およびＳ２をある程度増
幅してそれぞれトランジスタＱ７．Ｑ８に入力すること
によって、フリップ・フロップ回路の反転を容易にする
作用を行っている。
このように、本発明によれば、従来のフリップ・フロッ
プに６個のトランジスタＱ５ 、Ｑ６ 、Ｑ７゜Ｑ８
、Ｑ９ 、Ｑｌ ０を追加し、４本の高抵抗Ｒ１゜Ｒ２
，Ｒ３，Ｒ４を接続することにより、小さな信号によっ
てフリップ・フロップの安定状態を確実に反転させるこ
とができるので、ＴＴＬ、ＯＭＬレベルをそのまま使用
することが可能となる。
プに６個のトランジスタＱ５ 、Ｑ６ 、Ｑ７゜Ｑ８
、Ｑ９ 、Ｑｌ ０を追加し、４本の高抵抗Ｒ１゜Ｒ２
，Ｒ３，Ｒ４を接続することにより、小さな信号によっ
てフリップ・フロップの安定状態を確実に反転させるこ
とができるので、ＴＴＬ、ＯＭＬレベルをそのまま使用
することが可能となる。
【図面の簡単な説明】
第１図は従来のフリップ・フロップ回路の構成例を示す
図、第２図は本発明の一実施例を示すフリップ・フロッ
プ回路の接続図、第３図は第２図における動作タイムチ
ャートである。 ＱＡ、ＱＢ：入力トランジスタ、Ｑ３．Ｑ４：主トラン
ジスタ、Ｑｌ、Ｑ２：ダイオード用１ヘランジスタ、Ｑ
５．Ｑ６：第２トランジスタ、Ｑ？。 Ｑ８：第３トランジスタ、Ｑ９ 、Ｑｌ ０ ：入力側
トランジスタ、Ｒ１−Ｒ４：高抵抗、８１，８２：入力
信号、ｖＤＤ、■ｓｓ：接続電源。
図、第２図は本発明の一実施例を示すフリップ・フロッ
プ回路の接続図、第３図は第２図における動作タイムチ
ャートである。 ＱＡ、ＱＢ：入力トランジスタ、Ｑ３．Ｑ４：主トラン
ジスタ、Ｑｌ、Ｑ２：ダイオード用１ヘランジスタ、Ｑ
５．Ｑ６：第２トランジスタ、Ｑ？。 Ｑ８：第３トランジスタ、Ｑ９ 、Ｑｌ ０ ：入力側
トランジスタ、Ｒ１−Ｒ４：高抵抗、８１，８２：入力
信号、ｖＤＤ、■ｓｓ：接続電源。
Claims (1)
- １ 主トランジスタＱ３ 、Ｑ４の出力Ｎ１ 、Ｎ２が
他方の主トランジスタの入力に直接結合されているフリ
ップ・フロップ回路において、各々主トランジスタに直
列に第２のトランジスタＱ５ 、Ｑ６を接続して、主ト
ランジスタの出力を第１の高抵抗Ｒ１，Ｒ４を介して入
力するとともに、主トランジスタの出力電位を維持する
ために、他方の主トランジスタの出力を第２の高抵抗Ｒ
，２，Ｒ３を介して入力する第３のトランジスタＱ７．
ＱＢをツレぞし設け、フリップ・フロップ回路へ入力さ
れる入力信号Ｓ１．Ｓ２が与えられる入力側トランジス
タＱ９ 、Ｑ１０の出力を該第３のトランジスタへ入力
する構成としたことを特徴とするフリップ・フロップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51092877A JPS5834052B2 (ja) | 1976-08-03 | 1976-08-03 | フリツプ・フロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51092877A JPS5834052B2 (ja) | 1976-08-03 | 1976-08-03 | フリツプ・フロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5318370A JPS5318370A (en) | 1978-02-20 |
| JPS5834052B2 true JPS5834052B2 (ja) | 1983-07-23 |
Family
ID=14066666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51092877A Expired JPS5834052B2 (ja) | 1976-08-03 | 1976-08-03 | フリツプ・フロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834052B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425759U (ja) * | 1987-08-07 | 1989-02-13 |
-
1976
- 1976-08-03 JP JP51092877A patent/JPS5834052B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425759U (ja) * | 1987-08-07 | 1989-02-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5318370A (en) | 1978-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62190923A (ja) | レベル変換回路 | |
| JPS6248119A (ja) | 半導体出力回路 | |
| JPS62117410A (ja) | フリツプフロツプ | |
| US4779011A (en) | Latch circuit having two hold loops | |
| JPS62176320A (ja) | 半導体集積回路用入力回路 | |
| JPH06140884A (ja) | Ｃｍｏｓ型半導体ｃｒ発振回路 | |
| JPS59214305A (ja) | 相補ｍｏｓ型発振回路 | |
| JPH0595259A (ja) | 階段波発生回路 | |
| JPH0732357B2 (ja) | 論理レベル設定回路 | |
| JPH01160209A (ja) | Ｒｓフリップフロップ回路 | |
| JPS61150515A (ja) | 半導体集積回路 | |
| JP3935964B2 (ja) | ラッチ回路 | |
| JPH0724379B2 (ja) | パワーオン・リセット回路 | |
| SU370582A1 (ru) | Устройство сравнения | |
| JPH04347925A (ja) | パワーオンリセット回路 | |
| JPS59219014A (ja) | 論理回路 | |
| JPS6329299Y2 (ja) | ||
| JPH0347609B2 (ja) | ||
| JPH0661797A (ja) | ワンショットマルチバイブレータ | |
| JPH01146420A (ja) | 単安定マルチバイブレータ | |
| JPS60113528A (ja) | 分周器 | |
| JPH01225222A (ja) | パワーオンリセツト回路 | |
| JPH0514148A (ja) | 遅延回路 | |
| JPH02159118A (ja) | 出力回路 | |
| JPS62141815A (ja) | 分周回路 |