JPS60236341A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、同一回路構成の複数個の回路を直列接続に
し、シリアルに転送されてくるデータから個々の回路に
対応したアドレス及びデータを設定し、その設定された
アドレス及びデータが所望の値に設定されたか否かを判
定するためのモニタ機能を有する装置に関するものであ
る。

〔従来技術〕

従来のデータ転送方式の機能はアドレス及びデータ設定
の機能しかなく、その動作を以下に述べる。

第１図は複数個の回路へのデータ転送方式の回路構成図
で、（１）は制御回路、（ｉａ）は故障検出回路、Ａｏ
　−Ａｎ−＋はデータ転送回路である第２図は、従来の
データ転送回路の一実施例で、（２）はシフトレジスタ
、（３）はデータシフトレジスタ、（４）はアップダウ
ンカウンタ（以後Ｕ／Ｄカウンタと略す）、（５）はス
タート検出用ゲート回路、（６）は３進カウンタ、（７
）はｍ進カウンタ、（８）はモードレジスタ、（９）は
モードセレクタ、顛はセット終了用Ｆ／Ｆ回路。

ａυはチェックピット判定回路、ａ日はアドレスセット
用ゲート回路、　Ｑｌはアドレスレジスタ、１１４はア
ドレス比較回路、α９はデータセット用ゲート回路、ａ
ｅはデータレジスタである。

第３図は第１図（１）の制御回路からのデータ転送のタ
イミングチャートを、第４図はスタートデータ、モード
データ、アドレス設定時のデータ（０）〜データ（ｎ−
＋　）及びデータ設定時のデータ（０）〜データ（ｎ−
１）のデータフォーマットを、第５図・第６図はアドレ
ス（ｎ−９におけるアドレス設定開始時のタイミングチ
ャートを、第７図・第８図はアドレス（ｎ−１）におけ
るアドレス設定時のタイミングチャートを示す。

始めに、アドレス設定開始時の第１図Ａｎ−＋のデータ
転送回路における第３図のｔ（２）までの動作を第６図
を用いて説明する。ただし。

第６図のＤＡＴＡ−ＩＮ信号及びＤＡＴＡ−ＯＵＴ信号
のデータの区切は第５図を参照する。

第３図のスタートデータ、つまシ第６図のＤＡＴＡ−Ｉ
Ｎ信号のスタートデータ部分は。

ｎＬＯＯＫ信号の立上りに同期して第４図のスタートデ
ータのＭＳＢより１ビツトづつ第２図のシフトレジスタ
（２）からデータシフトレジスタ（３）にシフトしなが
ら取込んでゆき、スタートデータがすべて取シ込まれた
時にスタート検出用ゲート回路（５）の出力３ｔが第６
図に示すように”Ｈ”からｔ”に変化し、第２図の３進
カウンタ（６）及びセット終了用Ｆ／Ｆ回路鱒をリセッ
トする。この時ＤＡＴＡ−ＯＵＴ信号には、第６図に示
すようにスタートデータのＭＳＢが出力され、このＤＡ
ＴＡ−ＯＵＴ信号は第１図〈示す次のデータ転送回路（
Ａｎ−ｚ）ＣＤＤＡＴＡ−ＩＮ信号となる。また、この
リセット状態はシフトレジスタ（２）に第４図（Ｂ）の
モードデータのＭＳＢを取シ込み、第２図のスタート検
出用ゲート回路（５）の出力Ｂｔが第６図に示すように
Ｌ”からＨ”になるまで続き、′Ｈ”になった後の０Ｌ
ＯＣＲ信号の立上りから、第２図の３進カウンタ（６）
はカウントを開始し。

３カウント後に３進カウンタ（６）の出力ＭＳは第６図
に示すように“Ｌ”から”Ｈ”に変わシ、第３図のｔ（
ｏ）に示すようにモードデータをＩ！２図のモードレジ
スタ（８）に取込み、モードセレクタ（９）の出力ＡＤ
は第６図に示すようにＬ″から°ＩＴ”になる。と同時
に第２図のｍ進カウンタ（７）をリセットする。このリ
セット状態は、第６図のＭＳに示すように次のクロック
の立下りでＨ″からＬ″に、１った時に解除され、次の
０ＬＯＣＪ＜信号の立下りからｍ進カウンタ（７）のカ
ウントを開始し、３進カウンタ（６）は停止する。また
、この時ＤＡＴＡ−ＩＮ信号からは第４図（０）に示す
ようなアドレス判定データ（ｎ）、アドレスデータ（０
）及びチェックピットが１組となったアドレス設定デー
タ（０）がＭＳＢよシ入力され、このデータ（０）が第
２図のシフトレジスタ（２）及びＵ／Ｄカウンタ（４）
に取り込まれた時、チェックピット判定回路αυの出力
（］ｂは第６図に示すようにＩＩ　Ｌ　１１からＨ”に
なる。

そして、データ（０）のＬ８Ｂを取り込んだＣＬＯＯＫ
信号の立上シの次の立下シで第２図のｍ進カウンタ（７
）のＴｐがＬ”からＨ”に変わり、アドレスセット用ゲ
ート回路ａａの出力Ａ８が第６図に示すように”Ｌ″か
らＨ”になる。このＡ８の立上シで、第２図のシフトレ
ジスタ（２）に入っているアドレスデータ（０）をアド
レスレジスタ輪に取り込むと同時にＵ／Ｄカウンタ（４
）の力□つ／トダクンクロックとして用い、アドレス判
定データ（ｎ）を（ｎ−１）にする。そして、第７図の
ＳＡに示すアドレスレジスタａ壕に取り込まれたアト５
レスデータ（０）と第２図のＵ／Ｄカウンタ（４）の出
力ＯＡをアドレス比較回路Ｉで比較する。この時１両者
゛は一致しないのでアドレス比較回路Ｉの出力■は第６
図に示すように“Ｌ”のまま変化せず、゛第２図６セツ
ト終了用Ｆ／Ｆ回路ａｌの出力Ｑも第６図に示すように
”Ｌ”レベルのまま変化しない。

次に第６図のＤＡＴＡ−ＩＮ信号のデータ（１）をＭＳ
Ｂよシ１ビットづつ第２図のシ７トレジスタ（２）に取
シ込むと同時に、今まで取込んでいたデータ（０）を第
５図のＤＡＴＡ−ＯＵＴ信号に示すようにＭＯＢより１
ビツトづつ出力する。ただし、入力時のアドレス判定デ
ータ（ｎ）は、１カウントダウンされたアドレス判定デ
ータ（ｎ−１）として出力される。

以上の動作を第３図のｔ　（ｎ）まで繰り返し。

第７図のＤＡＴＡ−ＩＮ信号のデータ（ｎ−＋）が０Ｌ
ＯＯＫ信号の立上りでシフトレジスタ（２）及びＵ／Ｄ
カウンタ＋４１　Ｋ取り込まれた次の０ＬＯＯＫ信号の
立下プで、第２図のアドレスセット用ゲート回路ａａの
出力部は、第８図に示すように“Ｌ”から”Ｈ”に変わ
り、その立上プで第２図のシフトレジスタ（２）に入っ
ているアドレスデータ（ｎ−１）をアドレスレジスタ（
ＩＩに取り込むと同時に、Ｕ／Ｄカウンタ（４）のアド
レス判定データ（川を（ｎ−１）にし、この両者をアド
レス比較回路α◆で比較する。この時両者は一致するの
で、アドレス比較回路ａＪの出力ＯＯは第８図に示すよ
うに・Ｌ”から“Ｈ″に変わシ、第２図のセット終了剤
Ｆ／Ｆ回路ａ・の出力Ｑは、第８図に示すように“ｂ”
から”Ｈ”に変わシ、第２図のｍ進カウンタ（７）は次
の０ＬＯＯＫの立下シでストップし、以後スタートデー
タが入力され、セット終了剤Ｆ／Ｆ回路＋１１１の出力
Ｑが”）Ｉｓから“］［，１１に変わるまで動作しない
ので、アドレスセット用ゲート回路Ｑ擾の出力部は変化
せず、アドレスレジスタ（２）に所望のアドレスデータ
（ｎ−１）が設定される。

次にデータの設定であるが、データの設定はアドレス時
と比較して、第１図のＤＡＴＡ−ＩＮ信号では、モード
データの内容が第４図（Ｂ）に示すように′００ｏ”か
ら００１″に、データ（０）〜データ（ｎｌ）の内容が
第４図の（（１）から（功に変わり、動作的には、モー
ドデータが変わることによ〕第２図のモードセレクタ（
９）出力ＡＤが”Ｈ”からＬ”になシ、アドレスセット
用ゲート回路ａ４をブロックし１代わシに所が”Ｌ”か
らＨ″になシデータセット用ゲート回路ａ扉をオープン
にし、アドレスレジスタ（Ｉｓのデータと第４図（Ｄ）
のアドレスデータを比較回路Ｉで比較し、一致したらデ
ータセット用ゲート回路１！９の出力部が′Ｌ″からＨ
”になり。

データレジスタ（ＩＱＫ第４図（Ｄ）のセットデータが
取り込まれるという違いがあるだけで他はアドレス設定
時と等しいので省略する。

以上が従来までのデータ転送方式の有する機能で、単に
データ転送回路のアドレス及びデータを設定するだけの
機能しか有していないため、第１図のＤＡＴＡ−ＯＵＴ
（６号が正常でも、第２図のアドレスレジスタａ３やデ
ータレジスタ住Ｉ鰹が故障し、第４図（［１’））のセ
ットデータを正常に入力していない様な場合、複数個の
データ転送回路のどれが異常で、その回路のどの部品が
故障し１いるのかを発見するのが非猟に困難である。

〔発明の概要〕

そこで本発明は、信号線数を増やすことなくこのよ）な
欠点を改善し、各データ転送回路のアドレス及びセット
データをモニタすることにより、故障の早期発見及び故
障箇所の検出を行えるようにした回路である。

〔発明の実施例〕

第９図は、この発明によるデータ転送回路の一実施例で
、（２）のシフトレジスタからＩＩ＋１のデータレジス
タは従来と同じで、＋＋ηはバイトセレクト用ゲート回
路、ａｓｒ−ｔバイトセレクタ、α９はクロック制御回
路、（イ）はクロック制御用ゲート回路である。第１０
図はスタートデータ、モードデータ、アドレス設定時・
データ設定時・バイトアドレス設駕時・バイトデータ設
定時のデータ（０）〜データ（ｎ−＋）のデータフ肯−
マットを、第１１図・第１２図はアドレス（ｎ−＋）に
おけるバイトデータ設定開始時のタイε／グチヤードを
、第１３図・第１４図はアドレス（ｎ−Ｑにおけるバイ
トデータ設定時のタイミングチャートを示す。

以下、／″、の発明によるデータ転送回路の動作を説明
するが、バイトアドレス設定ドパイトデータ設定の違い
は、第９図のモードセレフタ（９）出力がＢＡかＢＤか
の違いとバイトセレクタα樽の出力ＳＤの内容がアドレ
スレジスタａ：Ｉの内容かデータレジスタ住ｅの内容か
の違いしかなく、動作的には同じなので、バイトアドレ
ス設定の動作説明は省略し、バイトデータ設定の動作の
みを説明する。

始めに、第３図のｔ（２）までの動作を第１２図を用い
て説明する。ただし、第１２図のＤＡＴＡ−ＩＮ信号及
びＤＡＴＡ−ＯＵＴ信号のデータの区切は第１１図を参
照。

第１２図のＤＡＴＡ−ＩＮ信号のスタートデータ部分は
、ａＬｏＯＫ信号の立上りに同期して、第１０図のＭＯ
Ｂよシ１ビットづつ第９図のシフトレジスタ（２）から
データシフトレジスタ（３）にシフトしながら取り込ん
でゆき、スタートデータがすべて取り込まれた時に、ス
タート検出用ゲート回路（５）の出力Ｓｔが第１２図に
示すように“Ｈ”からＬ”に変化し、第９図の３進カウ
ンタ（６）及びセット終了用Ｆ／Ｆ回路ａＱを第１０図
のＭＳ及びＱに示すようにリセットする。このリセット
状態は、シフトレジスタ（２）に第１０図（Ｂ）のモー
ドデータのＭＳＢを取シ込み、第９図のスタート検出用
ゲート回路（５）の出力３ｔが第１２図に示すようにＬ
”からＨ″になるまで続き、Ｈ″になった後のＣＬＯＣ
Ｋ信号の立上シから、第９図の３進カウンタ（６）はカ
ウントを開始し、３カウント後に３進カウンタ（６）の
出力ＭＳは第１２図に示すように”Ｌ”から６Ｈ″とな
シモードズータを第９図のモードレジスタ（８）に取り
込み、モードセレクタ（９）の出力ＢＤは第１２図に示
すように”Ｌ”からＨ”にし、バイトセレクタ（至）出
力ＳＤをデータレジスタａｌの内容に切換、バイトセレ
クト用ゲート回路（Ｉη出力ＢＳをＬ”から”Ｈ”にし
、クロック制御回路員を動作状態にする。

また、この３進カウンタ（６）の出力ＭＳは第９図のｍ
進カウンタ（７）をリセットする。□このリセット状態
は第１２図のＭＳに示すように次のクロックの立下りで
”Ｈ”からＬ”になった時に解除され１次の０ＬＯＯＫ
信号の立下りからｍ進カウンタ（７）のカウントを開始
し、３進カウンタ（６）は停止する。また、この時ＤＡ
ＴＡ−ＩＮ信号からは第１０図（Ｆ）に示すようなアド
レスデータ、バイトデータ及びチェックビットが１組と
なったバイトデータ設定のデータ（０）がＭＳＢより入
力され、このデータ（０）が第９図のシフトレジスタ（
２）及びデータシフトレジスタ（３）に取シ込まれた時
、第４図（Ｆ）のアドレスデータ、つまり第９図の比較
回路（１４）の入力樺と、すでにアドレスレジスタａ３
に入力されているアドレスデータ８Ａとは一致しないの
で、比較回路−の出力（１）は第１２図に示すように変
化せず、セット終了用Ｆ／Ｆ回路ａ・の出力Ｑも第１２
図に示すようにＬ”レベルのまま変化しないので、クロ
ック制御回路Ｑｌも動作せず。

クロック制御用ゲート回路（４）の出力ＣＣにはそのま
ま０ＬＯＣＫ信号が出力され１次のバイトデータ（１）
を第９図のシフトレジスタ（２）にデータの取り込みを
行う。

以上の動作を第３図のｔ（ｎ）まで繰り返し。

第１４図のＤＡＴＡ−ＩＮ信号のバイト設定の′デー　
ｌ’　（Ｉｍ−１）が０ＬＯＯＫ信号の立上りで第９図
のシフトレジスタ（２）及びデータシフトレジスタ（３
）に取りこまれた時、第４図（Ｆ）のアドレスデータ、
つまり第９図の比較回路Ｉの入力ＯＡと、すでにアドレ
スレジスタ０に入力されているアドレスデータＳＡとは
一致するので。

比較回路Ｉの出力（１）は、第１４図に示すように“Ｌ
”から“Ｈ”に変化し、Ｆ／Ｆ回路ａ１の出力Ｑは第１
４図に示すように”Ｌ”からＨ”になり、クロック制御
回路０を動作させる。このクロック制御回路ａｌの動作
は第１４図ＳＣに示すようＫＦ／Ｆ回路顛回路力Ｑが変
化した次のＣＬＯＣＫ信号の立下りからその次の（’３
ＬＯＣＫ信号の立下シまでの１クロツクのパルスを出力
する。そして、このクロック制御回路（ＩＩの出力ＳＣ
の変化の間、シフトレジスタ（２）はそれまでのデータ
をシフトする機能から、パラレルに入力されるバイトセ
レクタａυの出力ＳＤを取り込む機能となシ、バイトデ
ータ設定のデータ（ｎ−９をシフトレジスタ（２）及び
データシフトレジスタ（３）に取り込んだ次のクロック
の立上りで、第１０図（Ｆ）のバイトデータに第９図の
バイトセレクタ（ＩＱの出力８Ｄを取り込むと同時にク
ロック制御用ゲート回路−をブロックすることにより第
１４図ＣＣに示すようＫＯＬＯＣＫ信号を１クロツクブ
ロツクすることによシ。

先のバイトセレクタ嗜の出力８Ｄをシフトレジスタ（２
）に取り込む間、データシフトレジスタ（３）に取り込
咬れている。アドレスデータがシフトするのを防止して
いる。

よって第１図のデータ転送回路ＡＯ〜Ａ１１−１の各々
には、各々に対応した第１０図（１つのバイトデータ設
定のデータ（０）〜データ（ｎ−１）が。

しかも、バイトデータの部分には、各々の第９図のデー
タレジスタＱＱのデータの内容が取り込まれたものが設
定されており、それを第１図のＤＡＴＡ−ＯＵＴ信号よ
プ制御回路（１）に転送し、故障検出回路（１ａ）によ
りデータ転送回路ＡＯ〜Ａｎ−１の各々に、第１０図（
Ｄ）に示すセットデータがセットされているかが確認で
きるＯ 〔発明の効果〕 以上の原理に暴くこの発明によるデータ転送回路を用い
ることにより１個々のデータ転送回路にアドレス及びデ
ータの設定が確実に行われているか否かの判定ができ、
異常の場合も容易にその箇所を発見することができる他
、アドレス数がいくら増加しても第１図の制御回路（１
）との信号線数は増加することがない等０作業性及び信
頼性が一段と向上する。

【図面の簡単な説明】

第１図は、データ転送方式の回路構成を示した図、第２
図は、従来のデータ転送回路の回路構成を示した図、第
３図は、第１図のＤＡ　ＴＡ−ＩＮ信号の時間ｔにおけ
るデータ転送のタイミングチャートを示した図、第４図
はＤＡＴＡ−ＩＮ信号に入力されるデータのフォーマッ
トを示した図、第５図・第６図はデータ転送回路へ〇−
１におけるアドレス設定時のタイミングチャートを示し
た図、第７図・第８図はデータ転送回路Ａｎ−１におけ
るデータ設定時のタイミングチャートを示した図、第９
図は本発明によるデータ転送装置の回路構成を示した図
、第１０図は本発明におけるＤＡＴＡ−ＩＮ信号に入力
されるデータのフォーマットを示した図、第１１図・第
１２図はデータ転送回路Ａｎ−１におけるバイトデータ
設定時のスタート時のタイミングチャートを示した図、
第１３図・第１４図はデータ転送回路Ａｎ−＋　におけ
るバイトデータ設定時のタイミングチャートを示した図
である。 図中において、（１）は制御回路、（ｌａ）は故障検出
回路、ＡＯ〜Ａｎ−１はデータ転送回路、（２）はシフ
トレジスタ、（３）はデータシフトレジスタ、（４）は
Ｕ／Ｄカウンタ、（５）はスタート検出用ゲート回路、
（６）は３進カウンタ、（７）はｍ進カウンタ。 （８）はモードレジスタ、（９）はモードセレクタ、（
ＩＩｍはセット終了用Ｆ／Ｆ回路、Ｏυはチェックピッ
ト判定回路、　（１２はアドレスセット用ゲート回路、
０国はアドレスレジスタ、α荀はアドレス比較回路、０
！９はデータセット用ゲート回路、　ａｅはデータレジ
スタ、卸はバイトセレクト用ゲート回路、（１樟はバイ
トセレクタ、Ｕはクロック制御回路、Ｃ１１はクロック
制御用ゲート回路である。 なお１図中同一あるいは相当部分には同一符号を付して
示しである。 代理人　大岩増雄 第１図 ＼＞（互は に １＋＋Ｉ−ＩＱ＋ こ　と　２ 幇　歌　ｋ 〜　−）Ｊ　や　−−−−−−一−−−ＩＪ　や　９第
４図 第１０図 （へイトデーｙ艶υ（し〒）

Claims (1)

【特許請求の範囲】
1. 同一の回路構成をもったＮ個の回路を直列に接続したデ
   ータ転送ラインにおいて、転送データをデータの始めを
   示すスタートデータ、データの種類を設定するモードデ
   ータ、Ｎ個の回路にアドレスを設定するアドレスデータ
   、及び各回路に与える設定データとで構成するとともに
   、これらデータを同一の転送ラインを用いて転送し、各
   回路に所望の設定データを設定した後、外部に付加した
   制御回路でデータの確認ができるように上記確認を希望
   するアドレス及び設定データを同一の転送ラインにのせ
   るようにしたことを特徴とするデータ転送装置。