JPS60239042A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＭＯＳ　ＬＳＩやバイポーラＬＳＩにおける
層間絶縁膜上に配線を形成するのに用いて最適な半導体
装置の製造方法に関する。

背景技術とその問題点 ＭＯＳ　ＬＳＩやバイポーラＬＳＩにおいて多層配線を
行う場合には、配線の断線や短絡を防止するために層間
絶縁膜の表面の段差を小さくすること、即ち平坦化する
ことが必要である。このための方法として、従来次のよ
うな方法が知られている。第１の方法は、眉間絶縁膜−
ヒにレジストまたはＰＩＱ（ポリイミド系樹脂）を塗布
し、次いでエツチングガス中の酸素の流量を調節してレ
ジストまたはＰＩＱと層間絶縁膜とのエツチング速度を
実質的に同一にした状態で層間絶縁膜及びレジストまた
はＰＩＱをドライエツチングすることにより層間絶縁膜
を平坦化する方法である。この第１の方法は、エツチン
グが進行して５ｉ０２、ＰＳＧ等から成る眉間絶縁膜の
上面が露出された時にＳｉＯ□またはＰＳＧから酸素ガ
スが発生し、このためこの部分で局所的に酸素ガスの分
圧が高くなってレジストまたはＰＴＱのエツチング速度
が大きくなってしまうので、平坦面を得るのが難しいと
いう欠点がある。また第２の方法は、眉間絶縁膜上に段
差が完全に埋められるようにシリカフィルム等の無機膜
を厚く塗布し、次いで反応性イオンエツチング（ＲＩ　
Ｅ）によってこの無機膜及び層間絶縁膜をエツチングす
ることにより層間絶縁膜を平坦化する方法である。この
第２の方法では無機膜を厚く塗布しなければならないの
で、無機膜の固化のためのアニール時にクランクが入り
やすくなるという欠点がある。また表面がほぼ完全に平
坦化される結果、眉間絶縁膜の厚さが場所によって極端
に異なるため、次の工程で行うコンタクトボール形成の
ためのエツチングが難しくなるという欠点もある。

発明の目的 本発明は、上述の問題にかんがみ、層間絶縁膜を平坦化
するだめの従来の半導体装置の製造方法が有する上述の
ような欠点を是正した半導体装置の製造方法を提供する
ことを目的とする。

発明の概要 本発明に係る半導体装置の製造方法は、段差を有する絶
縁膜上に無機膜を塗布し、次いでドライエツチング法に
より上記無機膜及び上記絶縁膜をエツチングするように
した半導体装置の製造方法において、上記段差の高さと
、上記段差の下端から上記無機膜の表面までの最短距離
との比が１：１〜３：１となるように上記無機膜を上記
絶縁膜上に塗布するようにしている。このようにするこ
とによって、エツチング後の絶縁膜の表面の段差を小さ
くすることができると共に、絶縁膜の表面を無機膜の塗
布時の表面形状と返信した傾斜のゆるい滑らかな曲面形
状とすることができるので、この絶縁膜上にｉ配線等を
形成する場合に段差の近傍における配線の断線や短絡を
防止することができると共に、配線のステップカバレッ
ジ及びステップイメージを良好にすることができる。ま
たエツチング後においても絶縁膜の表面が段差の原因と
なる下層のＡｊ２配線等の表面形状にある程度対応した
曲面形状となるため絶縁膜の膜厚は場所によらずほぼ一
定であるので、Ａ７！配線等のコンタクトホール形成の
ためのエツチングが容易である。

実施例 以下本発明に係る半導体装置の製造方法の一実施例につ
き図面を参照しながら説明する。

第１Ａ図に示すように、まず例えばシリコン基板１上に
予め形成されたＳｉＯ□膜２上に例えば膜厚が５０００
人で幅が１．５μｍの第１層の＾ｐ配線３．４（配線ピ
ッチは例えば４μｍ）を形成する。次にＣＶＤ法により
全面に例えば膜厚１μｍでリン濃度が５．２重量％のＰ
ＳＧＳｂＯ２着形成する。

この場合、＾ｌ配置５１３．　４に対応する頂面部５ａ
と５ｉ０２膜２に対応する底面部５ｂとの間に段差５Ｃ
が形成されている。なお実際にはシリコン基板１内に所
定の拡散層（例えばＭＯＳ　ＬＳＩの場合にはソース領
域及びドレイン領域）が形成されているが、第１Ａ図に
おいてはそれらの図示を省略した（以下同様）。

次に第１Ｂ図に示すように、例えばスピンコード法によ
り無機膜としてのシリカフィルム６　（例えばＳｉＯ□
濃度が５．９重量％）を全面に薄＜（例えば平均膜厚が
０．３１１ｍ　＞塗布する。なお第１Ｂ図から明らかな
ように、塗布後のシリカフィルム６の膜厚は均一ではな
く、ＰＳＧＳｂＯ２面部５ｂでは膜厚が大きく　（例え
ば膜厚２５００人）、頂面部５ａでは膜厚が小さい（例
えば膜厚５００人）。またＰＳＧＳｂＯ２いて底面部５
ｂの縁によって構成される段差５Ｃの下端５ｄからシリ
カフィルム６の表面までの最短距離ｄは約４０００人で
ある。この後、例えばまず９０℃で１５分、次いで２０
０℃で３０分、最後に４００℃で３０分の条件で段階的
に温度を上げてアニールすることにより、クランクを発
生させることなくシリカフィルム６を固化させると共に
、後述のＲＴＥによるエツチングの際のシリカフィルム
６とＰＳＧＳｂＯ２エツチング速度が実質的に同一とな
るようにしておく。

なお第１Ｂ図においては、次に述べるエツチング後のＰ
ＳＧＳｂＯ２面を一点鎖線で示した。

次に例えばＣＨＦ　３ガスをエツチングガスとして用い
た既述のＲＩＢにより、シリコン基板１に垂直な方向に
所定の厚さ、例えば約４５００人異方性エツチングする
。このエツチングによりシリカフィルム６が完全に除去
されると共に、膜厚が小さいシリカフィルム６が形成さ
れていたＰＳＧＳｂＯ２面部５ａが、シリカフィルム６
における最大の膜厚（例えば約４５００人）と最小の膜
厚（例えば約５００人）との差にほぼ等しい厚さだけエ
ツチングされる。この結果、ＰＳＧＳｂＯ２面の段差５
Ｃが小さくなると共に、ＰＳＧＳｂＯ２面が第１Ｂ図に
示すシリカフィルム６の表面形状と近似した傾斜のゆる
い滑らかな曲面形状となる。この後、ＰＳＧＳｂＯ２定
部分をエツチング除去してコンタクトホールを形成し、
次いで第２層の＾ｐ配線を形成して所望の半導体装置を
完成させる。

上述の実施例によれば、第１Ｂ図に示す状態でＲＩＢ法
によりシリカフィルム６及びＰＳＧＳｂＯ２ツチングし
ているので、第１Ｃ図に示すように、第１Ａ図に比べて
ＰＳＧＳｂＯ２差５Ｃを十分に小さくすることができる
と共に傾斜のゆるい滑らかな表面形状を得ることができ
る。このため、ＰＳＧ膜５上に第２層のへｌ配線を形成
した場合、段差５Ｃの近傍における配線の断線や短絡を
防止することができる。またへβ配線のステップカバレ
ッジ及びステップイメージ（段差５Ｃの近傍におけるへ
ｌ配線の平面形状）も良好である。

また上述の実施例においては、ＲＩＢ法によりシリカフ
ィルム６及びＰＳＧＳｂＯ２ツチングを行っているので
、イオンビームによるスパッタ法を用いた場合に比べて
ダストの発生が極めて少なく、このためダストに起因す
る歩留まり低下が殆ど生じない。またＲＴＢによりシリ
カフィルム６を完全に除去しているため、次のコンタク
トホールの形成工程において形成する有機レジストとシ
リカフィルム６との反応の問題が解消され、従ってこの
反応に起因する半導体装置の信頼性の低下を防止するこ
とができる。

さらに上述の実施例によれば、シリカフィルム６のアニ
ール条件を既述のように選ぶことにより、ＲＩＢによる
エツチングの際のシリカフィルム６のエツチング速度が
ＰＳＧＳｂＯ２ツチング速度と実質的に同一になるよう
にしているので、第１Ｃ図に示すように、ＰＳＧＳｂＯ
２面を第１Ｂ図に示すシリカフィルム６の表面形状に近
似した傾斜のゆるい滑らかな曲面形状とすることができ
る。

また上述の実施例においては、ＰＳＧＳｂＯ２面化に要
する一連の工程で用いる最高の温度が４００℃であるた
め（即ち低温プロセスであるため）、シリコン基板１中
に形成された拡散層中の不純物が再拡散したり、ＡＮ配
線が溶けたりすることがない。

さらに上述の実施例においては、ＲＩＢによるエツチン
グ後においてもＰＳＧＳｂＯ２面は＾ｌ配線３．４の表
面形状にある程度対応した曲面形状となるためＰＳＧＳ
ｂＯ２厚が場所によらずほぼ一定であるので、コンタク
トホールを形成するためのエツチングが容易であるとい
う利点もある。

またＰＳＧＳｂＯ２様に無機膜であるシリカフィルム６
を塗布材料として用いているので、従来の方法（第１の
方法）で述べたように塗布材料としてレジストやＰＩＱ
を用いた時にＰＳＧ膜等から生ずる酸素ガスによる塗布
材料のエツチング速度の変動がなく、このためＰＳＧＳ
ｂＯ２面を容易に傾斜のゆるい滑らかな曲面形状とする
ことかできる。

また一般にＰＳＧＳｂＯ２差５Ｃの下端５ｄからシリカ
フィルム６の表面までの最短距離ｄが６０００人を越え
るとシリカフイノレム６の７ニーＪし時に段差５ｃの近
傍においてクランクが入りやすいことが知られているが
、上述の実施例においてはｄがこの限界値よりも十分小
さくなるように、即ちｄ　＝４０００人となるようにシ
リカフィルム６を塗布しているので、クラックの発生を
防止することができるという利点もある。

本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば〜上述の実施例においては眉間絶縁膜としてリン濃度
が５．２重量％のＰＳＧＳｂＯ２いたが、必要に応じて
上述とは異なるリン濃度のＰＳＧ膜を用いてもよいこと
は勿論、例えばＡｓ５Ｇ膜またはＰＳＧ膜等の他の種類
の絶縁膜を用いてもよい。また上述の実施例においては
、第１Ａ図に示すように、ＰＳＧＳｂＯ２差５Ｃの高さ
ｈが５０００人である場合に段差の下端５ｄからシリカ
フィルム６の表面までの最短距離ｄ（第１Ｂ図参照）が
約４０００人となるようにシリカフィルム０ ６を塗布したが、必要に応じてこれよりも厚くしても薄
くしてもよい。しかし、ｈがｄよりも小さいとシリカフ
ィルム６等の無機膜の表面が平坦化されてしまうので、
既述の理由によりコンタクトホールの形成のためのエツ
チングが難しくなり、またｈがｄの３倍以上になると絶
縁膜の表面を傾斜のゆるい滑らかな曲面形状にするのが
困難になるので、ｈ：ｄ＝１：１〜３：１でなければな
らない。また既述のようにｄ　＞６０００人であると無
機膜にクランクが入りやすいので、ｄ≦６０００八とな
るように無機膜を塗布するのが好ましい。なお段差の高
さによって異なるが、エツチング後の段差の高さはエツ
チング前の段差の高さの例えば１１５〜４１５であるの
が好ましく、１１５〜２／３であるのがより好ましい。

さらに上述の実施例においては、シリカフィルム６のア
ニール条件（特に温度）を既述のように選択することに
よりシリカフィルム６のエツチング速度をＰＳＧＳｂＯ
２ツチング速度と実質的に同一としたが、ＰＳＧＳｂＯ
２ン濃度を適当に選１ ぷことにより眉間絶縁膜のエツチング速度をシリカフィ
ルム６のエツチング速度と実質的に同一としてもよく、
一般的には層間絶縁膜の不純物濃度と無機膜のアニール
条件とをそれぞれ適当に選ぶことにより、これらの層間
絶縁膜と無機膜とのエツチング速度を実質的に同一とし
てもよい。また層間絶縁膜と無機膜とのエツチング速度
を実質的に同一とする必要は必ずしもなく、例えば無機
膜のエツチング速度を層間絶縁膜のエツチング速度より
も小さくすれば、層間絶縁膜の表面をより傾斜のゆるい
曲面形状とすることが可能である。なお無機膜のアニー
ル温度はクラックの発生を防止するために４５０℃以下
であるのが好ましい。またＰＳＧ膜、Ａｓ５Ｇ膜等の層
間絶縁膜の不純物濃度は、無機膜に比べて高いエツチン
グ速度を有するようにする場合には、４〜８重量％であ
るのが好ましい。

発明の効果 本発明に係る半導体装置の製造方法によれば、絶縁膜の
段差の高さと、この段差の下端から無機２ 膜の表面までの最短距離との比が１：１〜３：１となる
ように無機膜を絶縁膜上に塗布しているので、エツチン
グ後の絶縁膜の表面の段差を小さくすることができると
共に、絶縁膜の表面を無機膜の塗布時の表面形状と近似
した傾斜のゆるい滑らかな曲面形状とすることができる
。このため、絶縁膜上にＡ７！配線等を形成する場合、
段差の近傍における配線の断線や短絡を防止することが
できると共に、配線のステップカバレッジやステップイ
メージを良好にすることができる。またエツチング後に
おいても絶縁膜の表面が段差の原因となる下層の＾ｌ配
線等の表面形状にある程度対応した曲面形状となるため
絶縁膜の膜厚は場所によらずほぼ一定となるので、＾β
配線等のコンタクトホールの形成のためのエツチングが
容易である。

さらに無機膜の厚さを薄くすることが可能であるので、
無機膜の固化のために行うアニール時に無機膜にクラッ
クが発生することもない。

【図面の簡単な説明】

第１Ａ図〜第１Ｃ図は本発明に係る半導体装置３ の製造方法の一実施例を工程順に示す断面図である。 なお図面に用いられた符号において、 １　−−−−−−−−−−−−−−−−−シリコン基板
３　、　４−−−−−−−−−−−−一　へｅｆｋｉ線
５　−−−−−−−−−−−−−−−−−−−ＰＳＧＳ
ｂＯ２−−−−−−−−−−−−−−−−−−一段差６
　−−−−−−−−−−−−−−−−−−シリカフィル
ムである。 代理人　上屋　勝 常包芳男 ４

Claims (1)

【特許請求の範囲】
1. 段差を有する絶縁膜上に無機膜を塗布し、次いでドライ
   エツチング法により上記無機膜及び上記絶縁膜をエツチ
   ングするようにした半導体装置の製造方法において、上
   記段差の高さと、上記段差の下端から上記無機膜の表面
   までの最短距離との比が１：１〜３：１となるように上
   記無機膜を上記絶縁膜上に塗布するようにしたことを特
   徴とする半導体装置の製造方法。