JPS60240138A - 半導体集積回路装置における誘電体分離基板の製造方法 - Google Patents
半導体集積回路装置における誘電体分離基板の製造方法Info
- Publication number
- JPS60240138A JPS60240138A JP59096108A JP9610884A JPS60240138A JP S60240138 A JPS60240138 A JP S60240138A JP 59096108 A JP59096108 A JP 59096108A JP 9610884 A JP9610884 A JP 9610884A JP S60240138 A JPS60240138 A JP S60240138A
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- JP
- Japan
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- substrate
- oxide film
- solution
- dielectric isolation
- insulating oxide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特に高耐圧化、高周波特性に優れた半導体集
積回路装置を構成するのに必要な誘電体分離基板の製造
方法に関する。
積回路装置を構成するのに必要な誘電体分離基板の製造
方法に関する。
従来、最も代表的な誘電体分離基板の製造方法を第１図
（ａ）〜（ｄ）により順次説明する。先ず、第１図（ａ
）に示す単一導電性の単結晶シリコン基板１の・片面に
選択エツチング法によって、第１図（ｂ）に示すように
分離溝２を形成し、さらにその上に絶縁用の酸化膜３を
被着させる。次いで第１図（Ｃ）に示すように酸化膜３
上にシリコン塩化物等の気相反応によって多結晶シリコ
ン４を形成し、これを支持体層５とし、破線で示した位
置まで研磨すれば、第１図（ｄ）に示すように互いに絶
縁用の酸化膜３で絶縁分離された単一導電性の単結晶シ
リコンの島６を有する誘電体分離基板７が得られる。
（ａ）〜（ｄ）により順次説明する。先ず、第１図（ａ
）に示す単一導電性の単結晶シリコン基板１の・片面に
選択エツチング法によって、第１図（ｂ）に示すように
分離溝２を形成し、さらにその上に絶縁用の酸化膜３を
被着させる。次いで第１図（Ｃ）に示すように酸化膜３
上にシリコン塩化物等の気相反応によって多結晶シリコ
ン４を形成し、これを支持体層５とし、破線で示した位
置まで研磨すれば、第１図（ｄ）に示すように互いに絶
縁用の酸化膜３で絶縁分離された単一導電性の単結晶シ
リコンの島６を有する誘電体分離基板７が得られる。
上述した従来の誘電体分離基板の最も欠点とするところ
は、第１図（ｄ）に示す誘電体分離基板７の絶縁用の酸
化膜３の表面界面８が、その部分拡大図である第２図に
示すように、凹形にくぼみ９を生じることである。これ
は、先の研磨工程が通常ケミカル、メカニカルポリッシ
ュ工程で行われるため、ケミカルポリッシュで使用され
る研磨液の酸化膜と単結晶シリコン基板のエツチングレ
イトの差に起因して生じるくぼみである。このように誘
電体分離基板に凹凸があると、その後誘電体分Ｉｆｆ
Ｊ＆板に不純物を拡散・酸化して、トランジスター、抵
抗等の構成素子を形成し、配線工程を経て半導体集積回
路を形成する場合に、前記凹凸の部分で配線の断線等の
問題を生じ、これを防止する／こめ配線厚を厚くする等
の対策を講じなければならない。この場合、配線のホト
リングラフイ一工程でのエツチングの不均一により配線
の微細化が困難となり、チップサイズの増加、ひいては
歩留りの低下をきたす等の欠点を有していた。なお、第
２図に示す記号で第１図と同じ構成要素は同一記号で示
しである。
は、第１図（ｄ）に示す誘電体分離基板７の絶縁用の酸
化膜３の表面界面８が、その部分拡大図である第２図に
示すように、凹形にくぼみ９を生じることである。これ
は、先の研磨工程が通常ケミカル、メカニカルポリッシ
ュ工程で行われるため、ケミカルポリッシュで使用され
る研磨液の酸化膜と単結晶シリコン基板のエツチングレ
イトの差に起因して生じるくぼみである。このように誘
電体分離基板に凹凸があると、その後誘電体分Ｉｆｆ
Ｊ＆板に不純物を拡散・酸化して、トランジスター、抵
抗等の構成素子を形成し、配線工程を経て半導体集積回
路を形成する場合に、前記凹凸の部分で配線の断線等の
問題を生じ、これを防止する／こめ配線厚を厚くする等
の対策を講じなければならない。この場合、配線のホト
リングラフイ一工程でのエツチングの不均一により配線
の微細化が困難となり、チップサイズの増加、ひいては
歩留りの低下をきたす等の欠点を有していた。なお、第
２図に示す記号で第１図と同じ構成要素は同一記号で示
しである。
本発明の目的は、誘電体分離基板表面を平担化すること
によシ、上記欠点を除去し、チップサイズの縮少、歩留
りの向上を図り得る半導体集積回路装置の誘電体分離基
板の製造方法を提供することにある。
によシ、上記欠点を除去し、チップサイズの縮少、歩留
りの向上を図り得る半導体集積回路装置の誘電体分離基
板の製造方法を提供することにある。
本発明は、上記目的を達成するために、誘電体分離基板
表面に、溶融ガラス（Ｆｕｓｅｄ Ｇｌａｓｓ ）等の
５ｉｎｚ系無機化合物を有機溶剤に溶いた溶液をスピン
・オン法で塗布し、熱処理で固化させた後、誘電体分離
基板表面酸化膜をその表面から誘電体分離基板の単結晶
面が表われるまで、ドライエツチング法で均一に除去し
、これによって誘電体分離基板を形成するようにしたも
のである。
表面に、溶融ガラス（Ｆｕｓｅｄ Ｇｌａｓｓ ）等の
５ｉｎｚ系無機化合物を有機溶剤に溶いた溶液をスピン
・オン法で塗布し、熱処理で固化させた後、誘電体分離
基板表面酸化膜をその表面から誘電体分離基板の単結晶
面が表われるまで、ドライエツチング法で均一に除去し
、これによって誘電体分離基板を形成するようにしたも
のである。
次に、本発明の実施例について図面を参照して説明する
。
。
第３図（ａ）〜（ｅ）は本発明の実施例に係る誘電体分
離基板の製造方法を工程順に示した部分断面図である。
離基板の製造方法を工程順に示した部分断面図である。
先ず第３図（ａ）において、公知の技術で製造された多
結晶シリコン４中に絶縁用酸化膜３で互いに絶縁された
複数の単結晶シリコンの島６を有する誘電体分離基板７
０表面て、該絶縁用酸化膜３の凹形のくほみ９が十分埋
まるよう、溶融ガラス等の５ｉ０２系無気化合物を有機
溶剤に溶いた溶液１０をスピン・オン法で塗布し、表面
を平担にする。
結晶シリコン４中に絶縁用酸化膜３で互いに絶縁された
複数の単結晶シリコンの島６を有する誘電体分離基板７
０表面て、該絶縁用酸化膜３の凹形のくほみ９が十分埋
まるよう、溶融ガラス等の５ｉ０２系無気化合物を有機
溶剤に溶いた溶液１０をスピン・オン法で塗布し、表面
を平担にする。
次罠第３図（ｂ）において、誘電体分離基板７の表面に
塗布した溶液１０を熱処理で固化させることによシ、溶
液１０は絶縁用酸化膜３とほぼ同一の特性を有する酸化
膜１１に遷移する。
塗布した溶液１０を熱処理で固化させることによシ、溶
液１０は絶縁用酸化膜３とほぼ同一の特性を有する酸化
膜１１に遷移する。
続いて酸化膜１１をその表面から、第３図（ｃ）に示す
ように誘電体分離基板の単結晶面が表われるまで、ＣＦ
４ ＋ ０２ガスを用いたドライエツチング装置（図示
省略）を用いて、プラズマエツチング法により均一に除
去することによシ、絶縁用酸化膜３及び１１で互いに絶
縁された複数の単結晶シリコンの島６を有しかつ表面が
平担な誘電体分離基板１２が得られる。
ように誘電体分離基板の単結晶面が表われるまで、ＣＦ
４ ＋ ０２ガスを用いたドライエツチング装置（図示
省略）を用いて、プラズマエツチング法により均一に除
去することによシ、絶縁用酸化膜３及び１１で互いに絶
縁された複数の単結晶シリコンの島６を有しかつ表面が
平担な誘電体分離基板１２が得られる。
このようにして得られた誘電体分離基板を用いることに
より、後に続く半導体集積回路装置配線工程での配線の
断線、配線厚の増加等の問題を除くことができ、チップ
サイズ縮少１尭留り向上等のすぐＡ ｉｔ半導体集積回
路装置を得ることができる。なお、上記実施例において
誘電体分離基板の単結晶シリコンの島は単−導電性につ
いて説明したが、異種の導電性の島を持っ相補形誘電体
分離基板でも、あるいは絶縁用の酸化膜界面て反転防止
用の高濃度埋込層を持つ誘電体分離基板でも差支えない
ことは勿論である。
より、後に続く半導体集積回路装置配線工程での配線の
断線、配線厚の増加等の問題を除くことができ、チップ
サイズ縮少１尭留り向上等のすぐＡ ｉｔ半導体集積回
路装置を得ることができる。なお、上記実施例において
誘電体分離基板の単結晶シリコンの島は単−導電性につ
いて説明したが、異種の導電性の島を持っ相補形誘電体
分離基板でも、あるいは絶縁用の酸化膜界面て反転防止
用の高濃度埋込層を持つ誘電体分離基板でも差支えない
ことは勿論である。
以上説明したよう証本発明により得られた誘電体分離基
板は、基板表面の凹凸が無く、平担であることから、後
に続く半導体集積回路装置配線工程での配線の断線、こ
れを防止するため配線厚の増加等の問題を除くことがで
き、チップサイズの縮少２歩留りの向上等のすぐれた効
果がもたらされる。
板は、基板表面の凹凸が無く、平担であることから、後
に続く半導体集積回路装置配線工程での配線の断線、こ
れを防止するため配線厚の増加等の問題を除くことがで
き、チップサイズの縮少２歩留りの向上等のすぐれた効
果がもたらされる。
第１図（ａ）〜（ｄ）は従来の誘電体分離基板の製造方
法を示す断面図、第２図は第１図（ｄ）の部分拡大図、
第３図（ａ）〜（Ｃ）は本発明の誘電体分離基板の製造
方法を示す部分断面図である。 ■・・・単結晶シリコン基板、２・・・分離溝、３．１
１・・・絶縁用の酸化膜、 ４・・・多結晶シリコン層、５・・・支持体層、６・・
・単結晶シリコンの島、 ７．１２・・・誘電体分離基板、 ８・・・絶縁用の酸化膜表面界面。 ９・・・凹形のくぼみ、 １０・・・溶液。 代理人 弁理士 染川利吉 第１図 第２図
法を示す断面図、第２図は第１図（ｄ）の部分拡大図、
第３図（ａ）〜（Ｃ）は本発明の誘電体分離基板の製造
方法を示す部分断面図である。 ■・・・単結晶シリコン基板、２・・・分離溝、３．１
１・・・絶縁用の酸化膜、 ４・・・多結晶シリコン層、５・・・支持体層、６・・
・単結晶シリコンの島、 ７．１２・・・誘電体分離基板、 ８・・・絶縁用の酸化膜表面界面。 ９・・・凹形のくぼみ、 １０・・・溶液。 代理人 弁理士 染川利吉 第１図 第２図
Claims (1)
- 半導体集積回路装置におけるｇｔ体分離基板の製造方法
において、前記誘電体分離基板の表面Ｋ、溶融ガラス等
の８１０２系無気化合物を有機溶剤に解いた溶液をスピ
ン・オン法で塗布し、熱処理で固化させた後、誘電体分
離基板表面酸化膜を、その表面から誘電体分離基板の竿
結晶面が表われるまでドライエツチングで均一に除去し
て誘電体分離基板を形成することを特徴とする誘電体分
離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096108A JPS60240138A (ja) | 1984-05-14 | 1984-05-14 | 半導体集積回路装置における誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096108A JPS60240138A (ja) | 1984-05-14 | 1984-05-14 | 半導体集積回路装置における誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60240138A true JPS60240138A (ja) | 1985-11-29 |
Family
ID=14156190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096108A Pending JPS60240138A (ja) | 1984-05-14 | 1984-05-14 | 半導体集積回路装置における誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222426A (ja) * | 1990-01-29 | 1991-10-01 | Yamaha Corp | 多層配線形成法 |
| US5114875A (en) * | 1991-05-24 | 1992-05-19 | Motorola, Inc. | Planar dielectric isolated wafer |
-
1984
- 1984-05-14 JP JP59096108A patent/JPS60240138A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222426A (ja) * | 1990-01-29 | 1991-10-01 | Yamaha Corp | 多層配線形成法 |
| US5114875A (en) * | 1991-05-24 | 1992-05-19 | Motorola, Inc. | Planar dielectric isolated wafer |
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