JPS60242598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60242598A JPS60242598A JP60075556A JP7555685A JPS60242598A JP S60242598 A JPS60242598 A JP S60242598A JP 60075556 A JP60075556 A JP 60075556A JP 7555685 A JP7555685 A JP 7555685A JP S60242598 A JPS60242598 A JP S60242598A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- memory cell
- control
- control signal
- floating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータを電気的に書き替えが可能な読出し専
用の半導体記憶装置に関する。
用の半導体記憶装置に関する。
ダート電極として７０−テインググートとコントロール
ゲートの二つを有するＭＯＳ ）ランゾスタをメそリセ
ルとして使用した、紫外線消去型の読出し専用半導体記
憶装置すなわちリードオンリーメモリは現在多くの電子
装置で利用されている。第１図は上記７０−テインググ
ートおよびコントロールゲートを備えた従来のメそりセ
ルの構成を示すものであシ、第１図（ａ）はｚｆターン
平面図、同図（ｂ）はそのａ −ａ’線に沿う断面図、
同図（ｅ）はそのｂ −ｂ’線に沿う断面図である。図
において１は基板、２，３はソース、ドレイン、４はコ
ントロールゲート、５はフ０−ティングゲートであシ、
基板１とフローティングダート５との間およびフローテ
ィングゲート５とコントロールダート４との間にはそれ
ぞれ図示しない絶縁膜が存在している。このため第１図
（ｅ） Ｋ示すように、コントロールダート４と７０−
チイングｆ−） ５との間には容量Ｃ１が、フ冒−ティ
ンググート５と基板１との間には容量Ｃ！ｅｃ婁がそれ
ぞれ寄生的に形成される。
ゲートの二つを有するＭＯＳ ）ランゾスタをメそリセ
ルとして使用した、紫外線消去型の読出し専用半導体記
憶装置すなわちリードオンリーメモリは現在多くの電子
装置で利用されている。第１図は上記７０−テインググ
ートおよびコントロールゲートを備えた従来のメそりセ
ルの構成を示すものであシ、第１図（ａ）はｚｆターン
平面図、同図（ｂ）はそのａ −ａ’線に沿う断面図、
同図（ｅ）はそのｂ −ｂ’線に沿う断面図である。図
において１は基板、２，３はソース、ドレイン、４はコ
ントロールゲート、５はフ０−ティングゲートであシ、
基板１とフローティングダート５との間およびフローテ
ィングゲート５とコントロールダート４との間にはそれ
ぞれ図示しない絶縁膜が存在している。このため第１図
（ｅ） Ｋ示すように、コントロールダート４と７０−
チイングｆ−） ５との間には容量Ｃ１が、フ冒−ティ
ンググート５と基板１との間には容量Ｃ！ｅｃ婁がそれ
ぞれ寄生的に形成される。
表お上記容量Ｃ！はチャネル部分の薄い絶縁膜を介して
いるため、フィールド部分の厚い絶縁膜を介している容
量Ｃ３よシも値が大きくなっている。
いるため、フィールド部分の厚い絶縁膜を介している容
量Ｃ３よシも値が大きくなっている。
このような構成のメモリセルにおいてデータを書き込む
場合には、コントロールゲート４およびドレイン３に高
電圧を与え、このときドレイン３近傍で生じるインパク
トイオニゼーシ。
場合には、コントロールゲート４およびドレイン３に高
電圧を与え、このときドレイン３近傍で生じるインパク
トイオニゼーシ。
ン（ｉｍｐａｃｔ １ｏｎ１ｚａｔｉｏｎ）で発生した
熱電子（ｈｏｔｅｌ＠ｅ、ｔｒｏｎ）を７０−テイング
グート５に注入しこのダートを負の状態にすることによ
シ行なわれる。熱電子を７０−テインググート５に注入
する場合、注入効率を高くするためＫは、７ＥＩ−ティ
ングゲート５の電位をある程度まで上げる必要がある。
熱電子（ｈｏｔｅｌ＠ｅ、ｔｒｏｎ）を７０−テイング
グート５に注入しこのダートを負の状態にすることによ
シ行なわれる。熱電子を７０−テインググート５に注入
する場合、注入効率を高くするためＫは、７ＥＩ−ティ
ングゲート５の電位をある程度まで上げる必要がある。
ここでコントロールゲート４の電位をＶ、。とすれば７
０−ティングダート５の電位ｖＦＧは次式で与えられる
・ ただし上記（１）式はドレイン３の電位が零の場合であ
る。
０−ティングダート５の電位ｖＦＧは次式で与えられる
・ ただし上記（１）式はドレイン３の電位が零の場合であ
る。
したがって７０−ティングダート５の電位を上げるため
には、上記容量Ｃ１をＣｆｆ１ｔＣ１に対して充分大き
くする必要があシ、たとえば一般によく用いられている
容量比は、Ｃｔ−”−Ｃ３（Ｃ２＋Ｃｓ）程度である。
には、上記容量Ｃ１をＣｆｆ１ｔＣ１に対して充分大き
くする必要があシ、たとえば一般によく用いられている
容量比は、Ｃｔ−”−Ｃ３（Ｃ２＋Ｃｓ）程度である。
一方、ａ電子がフローティングゲートに注入されてデー
タの書込みが行なわれたメモリセルにおいて、データの
消去を行なう場合には、７０−ティングダート５から電
子を除去してこのダートを中性状態に戻すことによシ行
なわれる。
タの書込みが行なわれたメモリセルにおいて、データの
消去を行なう場合には、７０−ティングダート５から電
子を除去してこのダートを中性状態に戻すことによシ行
なわれる。
そしてフローティングｙ−）５から電子を除去する方法
としては、紫外線等をフローティングゲート５に照射す
る方法と、コントロールＣ−ト４に充分高い電圧を印加
する方法の二つがある。まず紫外線を照射する方法では
、紫外線の照射によって７０−テインググート５内の電
子に前記絶縁−を越えるに充分なエネルギーを与、ｔ
、前記：’ローティングダート６に注入された電子ｔ−
コントロールｆ −） ４および基板１へ追い出すこと
によって除去するものである。コントロールダート４に
充分高い電圧を印加する方法では、高い電圧を印加する
ととによシ、フローティングダート５内の電子をトンネ
ル電流によシコントロールゲート４に移動させることに
よって除去するものである。このうち前者の方法では、
フローティングダート５を中性状態に戻すまでに時間が
かかシすぎ、後者の方法では比較的短時間に行なうこと
ができるが制御上の点で問題があった。それはフローテ
ィングダート５に電子を注入するときは（データ書込み
時Ｘフローティングゲート５とチャネルとの間の電界を
強くして電子が７０−チイングｆ−） ５に入シ易くす
る必要があるのに対して、７０−ティングダート５から
電子を除去するときには（７″−夕消去時）、フローテ
ィングダート５とコントロールゲート４との間の電界を
強める必要がある。前記の（１）式に示すように７０−
ティングダート５の電位ｖＦｏはコントロールゲート４
の電位ｖｃｏと容量Ｃ１＃ ｃ、ｓ ｃｓによって定ま
シ、いまフローティンググー）５１Ｃ電子を７０−テイ
ンググート５から電子を除去するときにコントロールゲ
ート４に電位を与える場合、その値は非常に大きなもの
となる。したがってこのメモリセルを駆動する駆動回路
を、高電圧に耐えられるように工夫する必要がある。ま
た逆に７０−ティングダート５から電子を除去するとき
に、７０−テインググート５とコントロールゲート４と
の間の電界を強くするために、ｃ、）ｃ、ｙ ｃｓの比
を変えたとすると、今度はｖＦｏが充分上昇しないため
フローティングゲート５への電子注入時にコントロール
ゲート４の電位を充分に高くしなければならない。これ
はたとえばＣ１＝３ （Ｃｉ十〇ｓ ）の容量比で、ｖ
ＣＧとして２４Ｖを与えたとすると、上記（１）式よｊ
”ＰＧとして１８ｖが得られる。このときドレイン３に
２０ｖ程度の電圧を与えれば、短時間で書込みが行なえ
る。逆に消去時にはフローティングダート５とコントロ
ールゲート４との間に充分大きな電位差を与える必要が
ある。しかしながら上記のような容量比を持っていたの
では上記両ｅ−）間の電位差はｖｃ、の７の値しか加わ
らないことになる。いまコントロールダート４とフロー
ティングｆ−） ５との間の絶縁膜の膜厚を１００ＯＸ
とすれば、両ダート間の電界は、 ＶＣ，／１０００Ｘ
すなわちＶＣ，／４ Ｘ １０−”ｖ／ｃＩｒＬとなる
。また第２図は上記コントロールゲート、４と７０−テ
インググート５との間の電界に対する電流密度の変化を
示す特性図を示し、両ｆ−）間の絶縁膜は適轟な温度で
成長させたシリコン酸化膜の場合である。第２図に示す
ようにコントロールグー）４と７０−フイングｒ−ト５
との間の電界が１０６Ｖ／ｃＩｎ以上のときに電流が流
れる。この結果、従来のメモリセルにおいテ、コントロ
ールダート４とフローティングゲート５との間に１０’
Ｖ／ｃＩｎ程度の電界を加えるためには、ｖｃｏを４０
Ｖにもする必要があった。
としては、紫外線等をフローティングゲート５に照射す
る方法と、コントロールＣ−ト４に充分高い電圧を印加
する方法の二つがある。まず紫外線を照射する方法では
、紫外線の照射によって７０−テインググート５内の電
子に前記絶縁−を越えるに充分なエネルギーを与、ｔ
、前記：’ローティングダート６に注入された電子ｔ−
コントロールｆ −） ４および基板１へ追い出すこと
によって除去するものである。コントロールダート４に
充分高い電圧を印加する方法では、高い電圧を印加する
ととによシ、フローティングダート５内の電子をトンネ
ル電流によシコントロールゲート４に移動させることに
よって除去するものである。このうち前者の方法では、
フローティングダート５を中性状態に戻すまでに時間が
かかシすぎ、後者の方法では比較的短時間に行なうこと
ができるが制御上の点で問題があった。それはフローテ
ィングダート５に電子を注入するときは（データ書込み
時Ｘフローティングゲート５とチャネルとの間の電界を
強くして電子が７０−チイングｆ−） ５に入シ易くす
る必要があるのに対して、７０−ティングダート５から
電子を除去するときには（７″−夕消去時）、フローテ
ィングダート５とコントロールゲート４との間の電界を
強める必要がある。前記の（１）式に示すように７０−
ティングダート５の電位ｖＦｏはコントロールゲート４
の電位ｖｃｏと容量Ｃ１＃ ｃ、ｓ ｃｓによって定ま
シ、いまフローティンググー）５１Ｃ電子を７０−テイ
ンググート５から電子を除去するときにコントロールゲ
ート４に電位を与える場合、その値は非常に大きなもの
となる。したがってこのメモリセルを駆動する駆動回路
を、高電圧に耐えられるように工夫する必要がある。ま
た逆に７０−ティングダート５から電子を除去するとき
に、７０−テインググート５とコントロールゲート４と
の間の電界を強くするために、ｃ、）ｃ、ｙ ｃｓの比
を変えたとすると、今度はｖＦｏが充分上昇しないため
フローティングゲート５への電子注入時にコントロール
ゲート４の電位を充分に高くしなければならない。これ
はたとえばＣ１＝３ （Ｃｉ十〇ｓ ）の容量比で、ｖ
ＣＧとして２４Ｖを与えたとすると、上記（１）式よｊ
”ＰＧとして１８ｖが得られる。このときドレイン３に
２０ｖ程度の電圧を与えれば、短時間で書込みが行なえ
る。逆に消去時にはフローティングダート５とコントロ
ールゲート４との間に充分大きな電位差を与える必要が
ある。しかしながら上記のような容量比を持っていたの
では上記両ｅ−）間の電位差はｖｃ、の７の値しか加わ
らないことになる。いまコントロールダート４とフロー
ティングｆ−） ５との間の絶縁膜の膜厚を１００ＯＸ
とすれば、両ダート間の電界は、 ＶＣ，／１０００Ｘ
すなわちＶＣ，／４ Ｘ １０−”ｖ／ｃＩｒＬとなる
。また第２図は上記コントロールゲート、４と７０−テ
インググート５との間の電界に対する電流密度の変化を
示す特性図を示し、両ｆ−）間の絶縁膜は適轟な温度で
成長させたシリコン酸化膜の場合である。第２図に示す
ようにコントロールグー）４と７０−フイングｒ−ト５
との間の電界が１０６Ｖ／ｃＩｎ以上のときに電流が流
れる。この結果、従来のメモリセルにおいテ、コントロ
ールダート４とフローティングゲート５との間に１０’
Ｖ／ｃＩｎ程度の電界を加えるためには、ｖｃｏを４０
Ｖにもする必要があった。
このように従来では、データの書込みあるいは消去の際
に高い電圧を必要とするという欠点があった。
に高い電圧を必要とするという欠点があった。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、データの書込みおよび
消去の際に高い電圧を必要とせず常に低電圧で動作が可
能な半導体記憶装置を提供することにある。
あシ、その目的とするところは、データの書込みおよび
消去の際に高い電圧を必要とせず常に低電圧で動作が可
能な半導体記憶装置を提供することにある。
上記目的を達成するためこの発明にあっては、フローテ
ィングゲートと容量結合を持つ制御信号端子を設け、デ
ータ消去の際はコントロールダートおよび上記制御信号
端子のいずれか一方を高電位に設定して、フローティン
グダートからコントロールゲートもしくは制御信号端子
へ電子を放出するようにしている０ 〔発明の実施例〕 以下図面を参照してとの発明の一実施例を説明する。第
３図はこの発明に係る半導体記憶装置の一つのメモリセ
ルを示すものであシ、第３図（＆）はシンプル図、同図
（ｂ）はその素子構造の一例を示す断面図である。第３
図において従来と同様に、１は基板、２，３はソース、
ドレイン、４はコントロールゲート、５はフローティン
グダートであシ、またコントロールゲート４と７０−テ
インググート５との間には容量Ｃ１／が、７０−テイン
グｆ −） ５と基板１との間には容量Ｃ２’ ｒ Ｃ
’３’がそれぞれ寄生的に形成される〇さらにまた上記
７０−テインググート５には容量Ｃえの一端が結合され
ていて、この容量ＣＡの他端には、第４図に示すように
データ書込み時には正極性の電位ｖＡ（高電位）に、デ
ータ消去時には零電位にそれぞれ設定される制御信号Ａ
が与えられる制御信号端子７が設けられている。
ィングゲートと容量結合を持つ制御信号端子を設け、デ
ータ消去の際はコントロールダートおよび上記制御信号
端子のいずれか一方を高電位に設定して、フローティン
グダートからコントロールゲートもしくは制御信号端子
へ電子を放出するようにしている０ 〔発明の実施例〕 以下図面を参照してとの発明の一実施例を説明する。第
３図はこの発明に係る半導体記憶装置の一つのメモリセ
ルを示すものであシ、第３図（＆）はシンプル図、同図
（ｂ）はその素子構造の一例を示す断面図である。第３
図において従来と同様に、１は基板、２，３はソース、
ドレイン、４はコントロールゲート、５はフローティン
グダートであシ、またコントロールゲート４と７０−テ
インググート５との間には容量Ｃ１／が、７０−テイン
グｆ −） ５と基板１との間には容量Ｃ２’ ｒ Ｃ
’３’がそれぞれ寄生的に形成される〇さらにまた上記
７０−テインググート５には容量Ｃえの一端が結合され
ていて、この容量ＣＡの他端には、第４図に示すように
データ書込み時には正極性の電位ｖＡ（高電位）に、デ
ータ消去時には零電位にそれぞれ設定される制御信号Ａ
が与えられる制御信号端子７が設けられている。
上記のような構成のメそりセルにおいて、データを書込
むためにいま端子７の信号ＡをｖＡに、コントロールダ
ート４をｖｃＧにそれぞれ設定すると、７０−テイング
グート５の電位■、。
むためにいま端子７の信号ＡをｖＡに、コントロールダ
ート４をｖｃＧにそれぞれ設定すると、７０−テイング
グート５の電位■、。
は次式で与えられる。
ここでいまｖＡ ＝ｖＣＧ ’自’＋ｃＡ＝ｃｔとすれ
ば、上記（２）式は前記（１）式と等しくなる（ただし
Ｃ２＝Ｃ２’ ｔ Ｃ３＝Ｃ３’とする）。したがって
このとき、従来と同様に０１＝３（Ｃ２＋０３ ）の容
量比でｖｃｏとして２４Ｖを与えたとすると、ｖｙｏと
して１８ｖが得られる。そしてこのときドレイン３に２
０ｖ程度の電圧を与えれば、短時間でｒ−夕の書込みが
行なえる。
ば、上記（２）式は前記（１）式と等しくなる（ただし
Ｃ２＝Ｃ２’ ｔ Ｃ３＝Ｃ３’とする）。したがって
このとき、従来と同様に０１＝３（Ｃ２＋０３ ）の容
量比でｖｃｏとして２４Ｖを与えたとすると、ｖｙｏと
して１８ｖが得られる。そしてこのときドレイン３に２
０ｖ程度の電圧を与えれば、短時間でｒ−夕の書込みが
行なえる。
次に上記（２）式においてＣＩ’ ＋ Ｃ）、 ＝ ３
（Ｃ２’＋０３’）の関係を保ったまま自′＝２ＣＡ
とすれば、上記（２）式は次の（３）式のように変形す
ることができる。
（Ｃ２’＋０３’）の関係を保ったまま自′＝２ＣＡ
とすれば、上記（２）式は次の（３）式のように変形す
ることができる。
上記（３）式から、データ消去時に制御信号Ａを零にす
れば、ｖＦｏはＶＣＧの半分の値になる。しタカってコ
ントロールゲート４とフローティングゲート５との間に
電流を流すために最低必要な電界１０Ｖ／ｃｒｒＬを得
るにはＶ。。は２０Ｖで済むことになる。なおこの場合
、容量Ｃ１′とＣＡとの比は１：２でなくともよい。
れば、ｖＦｏはＶＣＧの半分の値になる。しタカってコ
ントロールゲート４とフローティングゲート５との間に
電流を流すために最低必要な電界１０Ｖ／ｃｒｒＬを得
るにはＶ。。は２０Ｖで済むことになる。なおこの場合
、容量Ｃ１′とＣＡとの比は１：２でなくともよい。
このように上記実施例によれば、フローティングダート
５に容量ＣＡの一端を結合し、データ書込み時にはこの
容量ＣＡの他端に接続された制御信号端子７をＶｃｏと
同じ電圧２／４ ＶであるｖＡに、データ消去時には零
に設定するようにしたので、データ消去時には従来のよ
うに特に高い電圧は必要としない。
５に容量ＣＡの一端を結合し、データ書込み時にはこの
容量ＣＡの他端に接続された制御信号端子７をＶｃｏと
同じ電圧２／４ ＶであるｖＡに、データ消去時には零
に設定するようにしたので、データ消去時には従来のよ
うに特に高い電圧は必要としない。
なお、データ消去はｖｃｏ＝Ｏｖにした上で制御信号端
子７に■、の電圧を与えることによシ行なうようにして
もよい。上記（３）式かられかるように、ｖＣＧ＝０■
のときはＶ、。＝４ ｖＡトナ’） 、：２７トロール
ダート４と７０−テイイグダート５ととの間Ｋ １０’
Ｖ／（１＋ｌＩ Ｏ電界ヲ得ルノニｖＡハ約１３．３
■ですみ、さらに低い電圧で消去を行なうことができる
◇このようにコントロールダートあるいは制御信号端子
７のいずれでもデータの消去は可能である。そして消去
に必要な電圧は、フローティングダート５との容量結合
の小さな方を用いれば、よ）低い電圧で行なうことがで
きる。
子７に■、の電圧を与えることによシ行なうようにして
もよい。上記（３）式かられかるように、ｖＣＧ＝０■
のときはＶ、。＝４ ｖＡトナ’） 、：２７トロール
ダート４と７０−テイイグダート５ととの間Ｋ １０’
Ｖ／（１＋ｌＩ Ｏ電界ヲ得ルノニｖＡハ約１３．３
■ですみ、さらに低い電圧で消去を行なうことができる
◇このようにコントロールダートあるいは制御信号端子
７のいずれでもデータの消去は可能である。そして消去
に必要な電圧は、フローティングダート５との容量結合
の小さな方を用いれば、よ）低い電圧で行なうことがで
きる。
第５図は上記容量ＣＡを構成する場合の一例を示すもの
で、第５図＜ａ）はパターン平面図、同図（ｂ）はその
ｃ −ｃ’線に沿う断面図である。図示するように容量
ＣＡはフローティングダート５およびこれに対向して設
けられ、前記制御信号端子７を構成する配線６と、この
間に存在する図示しない絶縁膜とから構成される。
で、第５図＜ａ）はパターン平面図、同図（ｂ）はその
ｃ −ｃ’線に沿う断面図である。図示するように容量
ＣＡはフローティングダート５およびこれに対向して設
けられ、前記制御信号端子７を構成する配線６と、この
間に存在する図示しない絶縁膜とから構成される。
第６図は上記第５図に示すメモリセルを用いてセルアレ
イを構成した場合の回路構成図である。図において１１
は列デコーダ、１２．１２・・・は列線、１３．１３・
・・は列選択用のＭＯＳ ）ランジスタ、１４は行デコ
ーダ、１５，１５・・・は行線、１６．１６・・・は各
７０−テインググートに前記各容量ＣＡの一端が結合さ
れるとともに各コントロールゲートに各行線１５．１５
・・・ノ信号が与えられるメモリセルである。そして同
一の行線１５からの信号が与えられるメモリセル１６の
、フローティングダートにその一端が結合されている容
量ＣＡの各他端（前記制御信号端子７）を共通接続し、
ことに制御信号ＡすなわちＡｌ ｙ Ａｌ ｐ Ａ３
・・・を与えるようにしたものである。
イを構成した場合の回路構成図である。図において１１
は列デコーダ、１２．１２・・・は列線、１３．１３・
・・は列選択用のＭＯＳ ）ランジスタ、１４は行デコ
ーダ、１５，１５・・・は行線、１６．１６・・・は各
７０−テインググートに前記各容量ＣＡの一端が結合さ
れるとともに各コントロールゲートに各行線１５．１５
・・・ノ信号が与えられるメモリセルである。そして同
一の行線１５からの信号が与えられるメモリセル１６の
、フローティングダートにその一端が結合されている容
量ＣＡの各他端（前記制御信号端子７）を共通接続し、
ことに制御信号ＡすなわちＡｌ ｙ Ａｌ ｐ Ａ３
・・・を与えるようにしたものである。
第７図は上記第５図に示すメモリ、セルを用いてセルア
レイを構成したもう一つの場合の回路構成図である。こ
こではドレインが同一の列線１２に接続されているメモ
リセル１６の、フローティングゲートにその一端が結合
されている容量ＣＡの各他端を共通接続し、ここに前記
制御信号ＡＸ ｔＡｚ 、＊３・・・を与えるようにし
たものである。
レイを構成したもう一つの場合の回路構成図である。こ
こではドレインが同一の列線１２に接続されているメモ
リセル１６の、フローティングゲートにその一端が結合
されている容量ＣＡの各他端を共通接続し、ここに前記
制御信号ＡＸ ｔＡｚ 、＊３・・・を与えるようにし
たものである。
第８図はこの発明の他の実施例によるメモリセルのシン
プル図でアシ、前記第３図（ａ）に示すものと対応して
いる。ここで第３図（ａ）と異なるところは容量ＣＡの
他端（前記制御信号端子７、第８図では図示せず）をド
レイン３に結合しているところにある。このようにメモ
リセルを構成することによって、外部の制御信号Ａを用
いずにドレイン３の電位によってフローティングダート
５の電位設定を行なうことができる。
プル図でアシ、前記第３図（ａ）に示すものと対応して
いる。ここで第３図（ａ）と異なるところは容量ＣＡの
他端（前記制御信号端子７、第８図では図示せず）をド
レイン３に結合しているところにある。このようにメモ
リセルを構成することによって、外部の制御信号Ａを用
いずにドレイン３の電位によってフローティングダート
５の電位設定を行なうことができる。
第９図は上記第８図に示すように７０−ティングダート
５とドレイン３との間に容量ＣＡを構成する場合の一例
を示すもので、第９図（ａ）はパターン平面図、同図（
ｂ）はそのｄ −ｄ’線に沿う断面図である。図示する
よりに容量ＣＡはフロー−ティングゲート５およびこれ
に対向するドレイン３と、この間に存在する図示しない
絶縁膜とから構成される。また第１０図は第９図に示す
メモリセルを用いてセルアレイを構成した場合の回路構
成図である。
５とドレイン３との間に容量ＣＡを構成する場合の一例
を示すもので、第９図（ａ）はパターン平面図、同図（
ｂ）はそのｄ −ｄ’線に沿う断面図である。図示する
よりに容量ＣＡはフロー−ティングゲート５およびこれ
に対向するドレイン３と、この間に存在する図示しない
絶縁膜とから構成される。また第１０図は第９図に示す
メモリセルを用いてセルアレイを構成した場合の回路構
成図である。
ところでデータの書込みが行なわれたメモリセルのフロ
ーティングダートから電子を除去してデータの消去を行
なう場合、消去を長時間にわたって行なうと、フローテ
ィングダートから電子が除去され過ぎて正極性に帯電す
ることがある。第１１図は横軸に消去時間を、縦軸にメ
モリセルのしきい電圧をそれぞれとったものである。電
子が除去され過ぎてフローティングダートが正極性に帯
電すると、しきい電圧は負の値トなシ、このメモリセル
はコントロールゲート電位が零でもオンしてしまう。し
たがって消去を行なう場合には予め７０−チイ゛ングｆ
−トが中性状態となる時間を知る必要がある。第１２図
は上記電子の除去のし過ぎを考慮したメモリセルの一構
成を示すものであシ、第１２図（ａ）は断面図、同図（
ｂ）はそのシンビル図である。このメモリセルはフロー
ティングダート５を有スるメモリゼル１６に、このメモ
リセル１６のコントロールゲート４の一部をダートとし
て共有するエンハンスメント型のＭＯＳ ）ランゾスタ
１７を直列接続して新たなメモリセル」を構成するよう
にしたものである。このようなメモリセル１８とするこ
とによシ、メモリセル１６のしきい電圧が負となってい
ても新たに接続され九ＭＯ８トランジスタ１７をオフ状
態にするととによシ、動作に支障がないようにしたもの
である。また第１３図は上記第１２図に示すメモリセル
を用いてセルアレイを構成した場合の回路構成図であシ
、各メモリセル已の容量ＣＡの他端はそれぞれのドレイ
ンに結合され、ドレインの電位によって各７０−ティン
グダートの電位設定を行なうようになっている。なおこ
の場合、各容量ＣＡの他端に外部から制御信号を与える
ことによって、各フローティングゲートの電位設定を行
なうようにしてもよい。
ーティングダートから電子を除去してデータの消去を行
なう場合、消去を長時間にわたって行なうと、フローテ
ィングダートから電子が除去され過ぎて正極性に帯電す
ることがある。第１１図は横軸に消去時間を、縦軸にメ
モリセルのしきい電圧をそれぞれとったものである。電
子が除去され過ぎてフローティングダートが正極性に帯
電すると、しきい電圧は負の値トなシ、このメモリセル
はコントロールゲート電位が零でもオンしてしまう。し
たがって消去を行なう場合には予め７０−チイ゛ングｆ
−トが中性状態となる時間を知る必要がある。第１２図
は上記電子の除去のし過ぎを考慮したメモリセルの一構
成を示すものであシ、第１２図（ａ）は断面図、同図（
ｂ）はそのシンビル図である。このメモリセルはフロー
ティングダート５を有スるメモリゼル１６に、このメモ
リセル１６のコントロールゲート４の一部をダートとし
て共有するエンハンスメント型のＭＯＳ ）ランゾスタ
１７を直列接続して新たなメモリセル」を構成するよう
にしたものである。このようなメモリセル１８とするこ
とによシ、メモリセル１６のしきい電圧が負となってい
ても新たに接続され九ＭＯ８トランジスタ１７をオフ状
態にするととによシ、動作に支障がないようにしたもの
である。また第１３図は上記第１２図に示すメモリセル
を用いてセルアレイを構成した場合の回路構成図であシ
、各メモリセル已の容量ＣＡの他端はそれぞれのドレイ
ンに結合され、ドレインの電位によって各７０−ティン
グダートの電位設定を行なうようになっている。なおこ
の場合、各容量ＣＡの他端に外部から制御信号を与える
ことによって、各フローティングゲートの電位設定を行
なうようにしてもよい。
以上説明したようにこの発明による半導体記憶装置では
、データの書込みおよび消去の際に高い電圧を必要とせ
ず常に低電圧で動作が可能である。
、データの書込みおよび消去の際に高い電圧を必要とせ
ず常に低電圧で動作が可能である。
第１図は従来のメモリセルの構成を示す・ぐターン平面
図および断面図、第２図は従来のメモリセルを説明する
ための特性図、第３図はこの発明に係る半導体記憶装置
の一つのメモリセルのシンビル図および断面図、第４図
は上記実施例のメモリセルを制御するために用いられる
信号の波形図、第５図は上記実施例のメそりセル中の容
量の一構成例を示す・やターン平面図および断面図、第
６図および第７図それぞれは上記実施例のメそりセルを
用いて構成されたセルアレイを示す回路構成図、第８図
はこの発明の他の実施例によるメモリセルのシンビル図
、第９図は上記実施例のメモリセル中の容量の一構成例
を示すパターン平面図および断面図、第１０図は上記実
施例のメモリセルを用いて構成されたセルアレイを示す
回路構成図、第１１図はこの発明を説明するための特性
図、第１２図はこの発明のさらに他の実施例によるメモ
リセルの断面図およびシンプル図、第１３図は上記実施
例のメそりセルを用いて構成されたセルアレイを示す回
路構成図である。 １・・・基板、２・・・ソース、３・・・ドレイン、４
・・・コントロールゲート、５・・・フローティングダ
−ト、６・・・配線、７・・・制御信号端子、１１・・
・列デコーダ、１２・・・列線、１３・・・列選択用の
ＭＯＳ ）ランジスタ、１４・・・行デコーダ、１５・
・・行線、１６・・・メモリセル、１７・・・エンハン
スメント盤のＭＤＳトランジスタ、１８・・・メモリセ
ル、ＣｌＣ２９ｃ、 ｔ Ｃ１’ ＊ Ｃ，／ Ｉ 、
ＣＢ’ ｙ ＣＡ・・・容量。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） （ｂ） 口＝フ〜４ ０フ＼５ （Ｃ） 第２ 図 第３図 （ａ） （ｂ） 第４図 第５図 （ｂ） 第６ＷＪ 第７図 第８図 （ｂ） 第１０図 （ｂ） 第１３ Ｉ！ｌ
図および断面図、第２図は従来のメモリセルを説明する
ための特性図、第３図はこの発明に係る半導体記憶装置
の一つのメモリセルのシンビル図および断面図、第４図
は上記実施例のメモリセルを制御するために用いられる
信号の波形図、第５図は上記実施例のメそりセル中の容
量の一構成例を示す・やターン平面図および断面図、第
６図および第７図それぞれは上記実施例のメそりセルを
用いて構成されたセルアレイを示す回路構成図、第８図
はこの発明の他の実施例によるメモリセルのシンビル図
、第９図は上記実施例のメモリセル中の容量の一構成例
を示すパターン平面図および断面図、第１０図は上記実
施例のメモリセルを用いて構成されたセルアレイを示す
回路構成図、第１１図はこの発明を説明するための特性
図、第１２図はこの発明のさらに他の実施例によるメモ
リセルの断面図およびシンプル図、第１３図は上記実施
例のメそりセルを用いて構成されたセルアレイを示す回
路構成図である。 １・・・基板、２・・・ソース、３・・・ドレイン、４
・・・コントロールゲート、５・・・フローティングダ
−ト、６・・・配線、７・・・制御信号端子、１１・・
・列デコーダ、１２・・・列線、１３・・・列選択用の
ＭＯＳ ）ランジスタ、１４・・・行デコーダ、１５・
・・行線、１６・・・メモリセル、１７・・・エンハン
スメント盤のＭＤＳトランジスタ、１８・・・メモリセ
ル、ＣｌＣ２９ｃ、 ｔ Ｃ１’ ＊ Ｃ，／ Ｉ 、
ＣＢ’ ｙ ＣＡ・・・容量。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） （ｂ） 口＝フ〜４ ０フ＼５ （Ｃ） 第２ 図 第３図 （ａ） （ｂ） 第４図 第５図 （ｂ） 第６ＷＪ 第７図 第８図 （ｂ） 第１０図 （ｂ） 第１３ Ｉ！ｌ
Claims (4)
- （１） ソースおよびドレインと、フローティングゲー
トと、それぞれこの７０−テインググートと容量結合を
持つコントロールｆ−）および制御信号端子とからなる
絶縁ダート電界効果トランジスタをメモリセルとして備
え、データの書き込みはドレイン近傍で生じるインパク
トイオニゼーションにょシ上記７０−ティングｙ −ト
に電子を注入することにょシ行ない、データの消去は上
記コントロールゲートおよび制御信号端子の込ずれか一
方を高電位に設定して、上記フローティングゲートから
上記コントロールゲートもしくは制御信号端子へ電子を
放出することによ）行なうように構成したことを特徴と
する半導体記憶装置。 - （２）前記制御信号端子が対応するメモリセルのドレイ
ンに結合されている特許請求の範囲第１項に記載の半導
体記憶装置。 - （３）データの消去は、前記コントロールゲートおよび
制御信号端子のうち前記フローティングｆ−）との結合
容量の値の小さな方を高電位に設定することによシ行わ
れる特許請求の範囲第１項に記載の半導体記憶装置。 - （４） ソースおよびドレイン、フローティングゲート
、それぞれこのフローティングゲートと容量結合を持つ
コントロールダートおよび制御信号端子とからなる絶縁
ダート電界効果トランジスタと、この絶縁ダート電界効
果トランジスタをメモリセルとし、複数のメモリセルを
行および列方向にマトリクス状に配列して構成されるメ
モリセルアレイと、上記メモリセルアレイ内の同一行の
メモリセルのコントロールゲートを共通に接続する手段
と、上記メモリセルアレイ内の同一列のメそりセルのソ
ースを複数の列線のうち対応する一つに共通に接続する
手段と、上記メモリセルアレイ内の同一列のメモリセル
の制御信号端子を共通に接続する手段とを真備したこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075556A JPS60242598A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075556A JPS60242598A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14519580A Division JPS5769592A (en) | 1980-10-17 | 1980-10-17 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242598A true JPS60242598A (ja) | 1985-12-02 |
| JPS6130354B2 JPS6130354B2 (ja) | 1986-07-12 |
Family
ID=13579572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075556A Granted JPS60242598A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242598A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
-
1985
- 1985-04-10 JP JP60075556A patent/JPS60242598A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130354B2 (ja) | 1986-07-12 |
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