JPS6143797B2 - - Google Patents
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- JPS6143797B2 JPS6143797B2 JP14519580A JP14519580A JPS6143797B2 JP S6143797 B2 JPS6143797 B2 JP S6143797B2 JP 14519580 A JP14519580 A JP 14519580A JP 14519580 A JP14519580 A JP 14519580A JP S6143797 B2 JPS6143797 B2 JP S6143797B2
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- floating gate
- potential
- gate
- memory cell
- control gate
- Prior art date
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- 239000004020 conductor Substances 0.000 claims 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はデータを電気的に書き替えが可能な
読出し専用の半導体記憶装置に関する。
読出し専用の半導体記憶装置に関する。
ゲート電極としてフローテイングゲートとコン
トロールゲートの二つを有するMOSトランジス
タをメモリセルとして使用した、紫外線消去型の
読出し専用半導体記憶装置すなわちリードオンリ
ーメモリは現在多くの電子装置で利用されてい
る。第１図は上記フローテイングゲートおよびコ
ントロールゲートを備えた従来のメモリセルの構
成を示すものであり、第１図ａはパターン平面
図、同図ｂはそのａ−a′線に沿う断面図、同図ｃ
はそのｂ−b′線に沿う断面図である。図において
１は基板、２，３はソース、ドレイン、４はコン
トロールゲート、５はフローテイングゲートであ
り、基板１とフローテイングゲート５との間およ
びフローテイングゲート５とコントロールゲート
４との間にはそれぞれ図示しない絶縁膜が存在し
ている。このため第１図ｃに示すように、コント
ロールゲート４とフローテイングゲート５との間
には容量C1が、フローテイングゲート５と基板
１との間には容量C2，C3がそれぞれ寄生的に形
成される。なお上記容量C2はチヤネル部分の薄
い絶縁膜を介しているため、フイールド部分の厚
い絶縁膜を介している容量C3よりも値が大きく
なつている。
トロールゲートの二つを有するMOSトランジス
タをメモリセルとして使用した、紫外線消去型の
読出し専用半導体記憶装置すなわちリードオンリ
ーメモリは現在多くの電子装置で利用されてい
る。第１図は上記フローテイングゲートおよびコ
ントロールゲートを備えた従来のメモリセルの構
成を示すものであり、第１図ａはパターン平面
図、同図ｂはそのａ−a′線に沿う断面図、同図ｃ
はそのｂ−b′線に沿う断面図である。図において
１は基板、２，３はソース、ドレイン、４はコン
トロールゲート、５はフローテイングゲートであ
り、基板１とフローテイングゲート５との間およ
びフローテイングゲート５とコントロールゲート
４との間にはそれぞれ図示しない絶縁膜が存在し
ている。このため第１図ｃに示すように、コント
ロールゲート４とフローテイングゲート５との間
には容量C1が、フローテイングゲート５と基板
１との間には容量C2，C3がそれぞれ寄生的に形
成される。なお上記容量C2はチヤネル部分の薄
い絶縁膜を介しているため、フイールド部分の厚
い絶縁膜を介している容量C3よりも値が大きく
なつている。
このような構成のメモリセルにおいてデータを
書き込む場合には、コントロールゲート４および
ドレイン３に高電圧を与え、このときドレイン３
近傍で生じるインパクトイオニゼーシヨン
（impact ionization）で発生した熱電子（hot
electron）をフローテイングゲート５に注入しこ
のゲートを負の状態にすることにより行なわれ
る。熱電子をフローテイングゲート５に注入する
場合、注入効率を高くするためには、フローテイ
ングゲート５の電位をある程度まで上げる必要が
ある。ここでコントロールゲート４の電位をＶCG
とすればフローテイングゲート５の電位ＶFGは次
式で与えられる。
書き込む場合には、コントロールゲート４および
ドレイン３に高電圧を与え、このときドレイン３
近傍で生じるインパクトイオニゼーシヨン
（impact ionization）で発生した熱電子（hot
electron）をフローテイングゲート５に注入しこ
のゲートを負の状態にすることにより行なわれ
る。熱電子をフローテイングゲート５に注入する
場合、注入効率を高くするためには、フローテイ
ングゲート５の電位をある程度まで上げる必要が
ある。ここでコントロールゲート４の電位をＶCG
とすればフローテイングゲート５の電位ＶFGは次
式で与えられる。
ＶFG＝Ｃ１／Ｃ１＋Ｃ２＋Ｃ３×ＶCG ……(1)
ただし上記(1)式はドレイン３の電位が零の場合
である。
である。
したがつてフローテイングゲート５の電位を上
げるためには、上記容量C1をC2，C3に対して充
分大きくする必要があり、たとえば一般によく用
いられている容量比は、C1＝３（C2＋C3）程度で
ある。
げるためには、上記容量C1をC2，C3に対して充
分大きくする必要があり、たとえば一般によく用
いられている容量比は、C1＝３（C2＋C3）程度で
ある。
一方、熱電子がフローテイングゲートに注入さ
れてデータの書込みが行なわれたメモリセルにお
いて、データの消去を行なう場合には、フローテ
イングゲート５から電子を除去してこのゲートを
中性状態に戻すことにより行なわれる。そしてフ
ローテイングゲート５から電子を除去する方法と
しては、紫外線等をフローテイングゲート５に照
射する方法と、コントロールゲート４に充分高い
電圧を印加する方法の二つがある。まず紫外線を
照射する方法では、紫外線の照射によつてフロー
テイングゲート５内の電子に前記絶縁膜を越える
に充分なエネルギーを与え、前記フローテイング
ゲート５に注入された電子をコントロールゲート
４および基板１へ追い出すことによつて除去する
ものである。一方、コントロールゲート４に充分
高い電圧を印加する方法では、高い電圧を印加す
ることにより、フローテイングゲート５内の電子
をトンネル電流によりコントロールゲート４に移
動させることによつて除去するものである。この
うち前者の方法では、フローテイングゲート５を
中性状態に戻すまでに時間がかかりすぎ、後者の
方法では比較的短時間に行なうことができるが制
御上の点で問題があつた。それはフローテイング
ゲート５に電子を注入するときは（データ書込み
時）、フローテイングゲート５とチヤネルとの間
の電界を強くして電子がフローテイングゲート５
に入り易くする必要があるのに対して、フローテ
イングゲート５から電子を除去するときには（デ
ータ消去時）、フローテイングゲート５とコント
ロールゲート４との間の電界を強める必要があ
る。前記の(1)式に示すようにフローテイングゲー
ト５の電位ＶFGはコントロールゲート４の電位Ｖ
CGと容量C1，C2，C3によつて定まり、いまフロ
ーテイングゲート５に電子を注入するためにＶFG
として適当な電位が得られるようにC1，C2，C3
を設定したとすると、フローテイングゲート５か
ら電子を除去するときにコントロールゲート４に
電位を与える場合、その値は非常に大きなものと
なる。したがつてこのメモリセルを駆動する駆動
回路を、高電圧に耐えられるように工夫する必要
がある。また逆にフローテイングゲート５から電
子を除去するときに、フローテイングゲート５と
コントロールゲート４との間の電界を強くするた
めに、C1，C2，C3の比を変えたとすると、今度
はＶFGが充分上昇しないためフローテイングゲー
ト５への電子注入時にコントロールゲート４の電
位を充分に高くしなければならない。これはたと
えばC1＝３（C2＋C3）の容量比で、ＶCGとして
24Vを与えたとすると、上記(1)式よりＶFGとして
18Vが得られる。このときドレイン３に20V程度
の電圧を与えれば、短時間で書込みが行なえる。
逆に消去時にはフローテイングゲート５とコント
ロールゲート４との間に充分大きな電位差を与え
る必要がある。しかしながら上記のような容量比
を持つていたのでは上記両ゲート間の電位差はＶ
CGの1/4の値しか加わらないことになる。いまコ
ントロールゲート４とフローテイングゲート５と
の間の絶縁膜の膜厚を1000Åとすれば、両ゲート
間の電界は1/4ＶCG／1000ÅすなわちＶCG／４×
10-5V／cmとなる。また第２図は上記コントロー
ルゲート４とフローテイングゲート５との間の電
界に対する電流密度の変化を示す特性図を示し、
両ゲート間の絶縁膜は適当な温度で成長させたシ
リコン酸化膜の場合である。第２図に示すように
コントロールゲート４とフローテイングゲート５
との間の電界が106V／cm以上のときに電流が流
れる。この結果、従来のメモリセルにおいて、コ
ントロールゲート４とフローテイングゲート５と
の間に106V／cm程度の電界を加えるためには、
ＶCGを40Vにもする必要があつた。
れてデータの書込みが行なわれたメモリセルにお
いて、データの消去を行なう場合には、フローテ
イングゲート５から電子を除去してこのゲートを
中性状態に戻すことにより行なわれる。そしてフ
ローテイングゲート５から電子を除去する方法と
しては、紫外線等をフローテイングゲート５に照
射する方法と、コントロールゲート４に充分高い
電圧を印加する方法の二つがある。まず紫外線を
照射する方法では、紫外線の照射によつてフロー
テイングゲート５内の電子に前記絶縁膜を越える
に充分なエネルギーを与え、前記フローテイング
ゲート５に注入された電子をコントロールゲート
４および基板１へ追い出すことによつて除去する
ものである。一方、コントロールゲート４に充分
高い電圧を印加する方法では、高い電圧を印加す
ることにより、フローテイングゲート５内の電子
をトンネル電流によりコントロールゲート４に移
動させることによつて除去するものである。この
うち前者の方法では、フローテイングゲート５を
中性状態に戻すまでに時間がかかりすぎ、後者の
方法では比較的短時間に行なうことができるが制
御上の点で問題があつた。それはフローテイング
ゲート５に電子を注入するときは（データ書込み
時）、フローテイングゲート５とチヤネルとの間
の電界を強くして電子がフローテイングゲート５
に入り易くする必要があるのに対して、フローテ
イングゲート５から電子を除去するときには（デ
ータ消去時）、フローテイングゲート５とコント
ロールゲート４との間の電界を強める必要があ
る。前記の(1)式に示すようにフローテイングゲー
ト５の電位ＶFGはコントロールゲート４の電位Ｖ
CGと容量C1，C2，C3によつて定まり、いまフロ
ーテイングゲート５に電子を注入するためにＶFG
として適当な電位が得られるようにC1，C2，C3
を設定したとすると、フローテイングゲート５か
ら電子を除去するときにコントロールゲート４に
電位を与える場合、その値は非常に大きなものと
なる。したがつてこのメモリセルを駆動する駆動
回路を、高電圧に耐えられるように工夫する必要
がある。また逆にフローテイングゲート５から電
子を除去するときに、フローテイングゲート５と
コントロールゲート４との間の電界を強くするた
めに、C1，C2，C3の比を変えたとすると、今度
はＶFGが充分上昇しないためフローテイングゲー
ト５への電子注入時にコントロールゲート４の電
位を充分に高くしなければならない。これはたと
えばC1＝３（C2＋C3）の容量比で、ＶCGとして
24Vを与えたとすると、上記(1)式よりＶFGとして
18Vが得られる。このときドレイン３に20V程度
の電圧を与えれば、短時間で書込みが行なえる。
逆に消去時にはフローテイングゲート５とコント
ロールゲート４との間に充分大きな電位差を与え
る必要がある。しかしながら上記のような容量比
を持つていたのでは上記両ゲート間の電位差はＶ
CGの1/4の値しか加わらないことになる。いまコ
ントロールゲート４とフローテイングゲート５と
の間の絶縁膜の膜厚を1000Åとすれば、両ゲート
間の電界は1/4ＶCG／1000ÅすなわちＶCG／４×
10-5V／cmとなる。また第２図は上記コントロー
ルゲート４とフローテイングゲート５との間の電
界に対する電流密度の変化を示す特性図を示し、
両ゲート間の絶縁膜は適当な温度で成長させたシ
リコン酸化膜の場合である。第２図に示すように
コントロールゲート４とフローテイングゲート５
との間の電界が106V／cm以上のときに電流が流
れる。この結果、従来のメモリセルにおいて、コ
ントロールゲート４とフローテイングゲート５と
の間に106V／cm程度の電界を加えるためには、
ＶCGを40Vにもする必要があつた。
このように従来では、データの書込みあるいは
消去の際に高い電圧を必要とするという欠点があ
つた。
消去の際に高い電圧を必要とするという欠点があ
つた。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、データ
の書込みおよび消去の際に高い電圧を必要とせず
常に低電圧で動作が可能な半導体記憶装置を提供
することにある。
たものであり、その目的とするところは、データ
の書込みおよび消去の際に高い電圧を必要とせず
常に低電圧で動作が可能な半導体記憶装置を提供
することにある。
以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明に係る半導体記憶装置の
一つのメモリセルを示すものであり、第３図ａは
シンボル図、同図ｂはその素子構造の一例を示す
断面図である。第３図において従来と同様に、１
は基板、２，３はソース、ドレイン、４はコント
ロールゲート、５はフローテイングゲートであ
り、またコントロールゲート４とフローテイング
ゲート５との間には容量C1′が、フローテイング
ゲート５と基板１との間には容量C2′，C3′がそれ
ぞれ寄生的に形成される。さらにまた上記フロー
テイングゲート５には容量ＣAの一端が結合され
ていて、この容量ＣAの他端には、第４図に示す
ようにデータ書込み時には正極性の電位ＶA（高
電位）に、データ消去時には零電位にそれぞれ設
定される制御信号Ａが与えられる。
する。第３図はこの発明に係る半導体記憶装置の
一つのメモリセルを示すものであり、第３図ａは
シンボル図、同図ｂはその素子構造の一例を示す
断面図である。第３図において従来と同様に、１
は基板、２，３はソース、ドレイン、４はコント
ロールゲート、５はフローテイングゲートであ
り、またコントロールゲート４とフローテイング
ゲート５との間には容量C1′が、フローテイング
ゲート５と基板１との間には容量C2′，C3′がそれ
ぞれ寄生的に形成される。さらにまた上記フロー
テイングゲート５には容量ＣAの一端が結合され
ていて、この容量ＣAの他端には、第４図に示す
ようにデータ書込み時には正極性の電位ＶA（高
電位）に、データ消去時には零電位にそれぞれ設
定される制御信号Ａが与えられる。
上記のような構成のメモリセルにおいて、デー
タを書込むためにいま信号ＡをＶAに、コントロ
ールゲート４をＶCGにそれぞれ設定すると、フロ
ーテイングゲート５の電位ＶFGは次式で与えられ
る。
タを書込むためにいま信号ＡをＶAに、コントロ
ールゲート４をＶCGにそれぞれ設定すると、フロ
ーテイングゲート５の電位ＶFGは次式で与えられ
る。
ＶFG＝Ｃ１′・ＶＣＧ＋ＣＡ・ＶＡ／Ｃ１′＋Ｃ２
′＋Ｃ３′＋ＣＡ……(2) ここでいまＶA＝ＶCG、C1′＋ＣA＝C1とすれ
ば、上記(2)式は前記(1)式と等しくなる（ただし
C2＝C2′，C3＝C3′とする）。したがつてこのと
き、従来と同様にC1＝３（C2＋C3）の容量比でＶ
CGとして24Vを与えたとすると、ＶFGとして18V
が得られる。そしてこのときドレイン３に20V程
度の電圧を与えれば、短時間でデータの書込みが
行なえる。
′＋Ｃ３′＋ＣＡ……(2) ここでいまＶA＝ＶCG、C1′＋ＣA＝C1とすれ
ば、上記(2)式は前記(1)式と等しくなる（ただし
C2＝C2′，C3＝C3′とする）。したがつてこのと
き、従来と同様にC1＝３（C2＋C3）の容量比でＶ
CGとして24Vを与えたとすると、ＶFGとして18V
が得られる。そしてこのときドレイン３に20V程
度の電圧を与えれば、短時間でデータの書込みが
行なえる。
次に上記(2)式においてC1′＋ＣA＝３（C2′＋
C3′）の関係を保つたままC1′＝2CAとすば、上記
(2)式は次の(3)式のように変形することができる。
C3′）の関係を保つたままC1′＝2CAとすば、上記
(2)式は次の(3)式のように変形することができる。
ＶFG＝２ＣＡ・ＶＣＧ＋ＣＡ・ＶＡ／４ＣＡ……(3
) 上記(3)式から、データ消去時に制御信号Ａを零
にすれば、ＶFGはＶCGの半分の値になる。したが
つてコントロールゲート４とフローテイングゲー
ト５との間に電流を流すために最低必要な電界
106V／cmを得るにはＶCGは20Vで済むことにな
る。なおこの場合、容量C1′とＣAとの比は１：２
でなくともよい。
) 上記(3)式から、データ消去時に制御信号Ａを零
にすれば、ＶFGはＶCGの半分の値になる。したが
つてコントロールゲート４とフローテイングゲー
ト５との間に電流を流すために最低必要な電界
106V／cmを得るにはＶCGは20Vで済むことにな
る。なおこの場合、容量C1′とＣAとの比は１：２
でなくともよい。
このように上記実施例によれば、フローテイン
グゲート５に容量ＣAの一端を結合し、データ書
込み時にはこの容量ＣAの他端をＶCGと同じ電圧
24VであるＶAに、データ消去時には零に設定す
るようにしたので、データ消去時には従来のよう
に特に高い電圧は必要としない。
グゲート５に容量ＣAの一端を結合し、データ書
込み時にはこの容量ＣAの他端をＶCGと同じ電圧
24VであるＶAに、データ消去時には零に設定す
るようにしたので、データ消去時には従来のよう
に特に高い電圧は必要としない。
第５図は上記容量ＣAを構成する場合の一例を
示すもので、第５図ａはパターン平面図、同図ｂ
はそのＣ−C′線に沿う断面図である。図示する
ように容量ＣAはフローテイングゲート５および
これに対向して設けられる配線６と、この間に存
在する図示しない絶縁膜とから構成される。
示すもので、第５図ａはパターン平面図、同図ｂ
はそのＣ−C′線に沿う断面図である。図示する
ように容量ＣAはフローテイングゲート５および
これに対向して設けられる配線６と、この間に存
在する図示しない絶縁膜とから構成される。
第６図は上記第５図に示すメモリセルを用いて
セルアレイを構成した場合の回路構成図である。
図において１１は列デコーダ、１２，１２…は列
線、１３，１３…は列選択用のMOSトランジス
タ、１４は行デコーダ、１５，１５…は行線、１
６，１６…は各フローテイングゲートに前記各容
量ＣAの一端が結合されるとともに各コントロー
ルゲートに各行線１５，１５…の信号が与えられ
るメモリセルである。そして同一の行線１５から
の信号が与えられるメモリセル１６の、フローテ
イングゲートにその一端が結合されている容量Ｃ
Aの各他端を共通接続し、ここに前記制御信号Ａ
すなわちA1，A2，A3…を与えるようにしたもの
である。
セルアレイを構成した場合の回路構成図である。
図において１１は列デコーダ、１２，１２…は列
線、１３，１３…は列選択用のMOSトランジス
タ、１４は行デコーダ、１５，１５…は行線、１
６，１６…は各フローテイングゲートに前記各容
量ＣAの一端が結合されるとともに各コントロー
ルゲートに各行線１５，１５…の信号が与えられ
るメモリセルである。そして同一の行線１５から
の信号が与えられるメモリセル１６の、フローテ
イングゲートにその一端が結合されている容量Ｃ
Aの各他端を共通接続し、ここに前記制御信号Ａ
すなわちA1，A2，A3…を与えるようにしたもの
である。
第７図は上記第５図に示すメモリセルを用いて
セルアレイを構成したもう一つの場合の回路構成
図である。ここではドレインが同一の列線１２に
接続されているメモリセル１６の、フローテイン
グゲートにその一端が結合されている容量ＣAの
各他端を共通接続し、ここに前記制御信号A1，
A2，A3…を与えるようにしたものである。
セルアレイを構成したもう一つの場合の回路構成
図である。ここではドレインが同一の列線１２に
接続されているメモリセル１６の、フローテイン
グゲートにその一端が結合されている容量ＣAの
各他端を共通接続し、ここに前記制御信号A1，
A2，A3…を与えるようにしたものである。
第８図はこの発明の他の実施例によるメモリセ
ルのシンボル図であり、前記第３図ａに示すもの
と対応している。ここで第３図ａと異なるところ
は容量ＣAの他端をドレイン３に結合していると
ころにある。このようにメモリセルを構成するこ
とによつて、外部の制御信号Ａを用いずにドレイ
ン３の電位によつてフローテイングゲート５の電
位設定を行なうことができる。
ルのシンボル図であり、前記第３図ａに示すもの
と対応している。ここで第３図ａと異なるところ
は容量ＣAの他端をドレイン３に結合していると
ころにある。このようにメモリセルを構成するこ
とによつて、外部の制御信号Ａを用いずにドレイ
ン３の電位によつてフローテイングゲート５の電
位設定を行なうことができる。
第９図は上記第８図に示すようにフローテイン
グゲート５とドレイン３との間に容量ＣAを構成
する場合の一例を示すもので、第９図ａはパター
ン平面図、同図ｂはそのｄ−d′線に沿う断面図で
ある。図示するように容量ＣAはフローテイング
ゲート５およびこれに対向するドレイン３と、こ
の間に存在する図示しない絶縁膜とから構成され
る。また第１０図は第９図に示すメモリセルを用
いてセルアレイを構成した場合の回路構成図であ
る。
グゲート５とドレイン３との間に容量ＣAを構成
する場合の一例を示すもので、第９図ａはパター
ン平面図、同図ｂはそのｄ−d′線に沿う断面図で
ある。図示するように容量ＣAはフローテイング
ゲート５およびこれに対向するドレイン３と、こ
の間に存在する図示しない絶縁膜とから構成され
る。また第１０図は第９図に示すメモリセルを用
いてセルアレイを構成した場合の回路構成図であ
る。
ところでデータの書込みが行なわれたメモリセ
ルのフローテイングゲートから電子を除去してデ
ータの消去を行なう場合、消去を長時間にわたつ
て行なうと、フローテイングゲートから電子が除
去され過ぎて正極性に帯電することがある。第１
１図は横軸に消去時間を、縦軸にメモリセルのし
きい電圧をそれぞれとつたものである。電子が除
去され過ぎてフローテイングゲートが正極性に帯
電すると、しきい電圧は負の値となりこのメモリ
セルはコントロールゲート電位が零でもオンして
しまう。したがつて消去を行なう場合には、予め
フローテイングゲートが中性状態となる時間を知
る必要がある。第１２図は上記電子の除去のし過
ぎを考慮したメモリセルの構成を示すものであ
り、第１２図ａは断面図、同図ｂはそのシンボル
図である。このメモリセルはフローテイングゲー
ト５を有するメモリセル１６に、このメモリセル
１６のコントロールゲート４の一部をゲートとし
て共有するエンハンスメント型のMOSトランジ
スタ１７を直列接続して新たなメモリセル１８を
構成するようにしたものである。なお、この場
合、容量ＣAの他端は前記第５図に示すようにコ
ントロールゲート４上に図示しない絶縁膜を介し
て設けられた配線６に接続されている。このよう
なメモリセル１８とすることにより、メモリセル
１６のしきい電圧が負をなつていても新たに接続
されたMOSトランジスタ１７をオフ状態にする
ことにより、動作に支障がないようにしたもので
ある。さらに前記第５図に示すように、容量ＣA
の他端をコントロールゲート４とは異なる層の配
線６で構成するようにしたので、メモリセル１個
当りの占有面積を十分に小さくすることができ
る。また第１３図は上記第１２図に示すメモリセ
ルを用いてセルアレイを構成した場合の回路構成
図であり、各メモリセル１８の容量ＣAの他端は
それぞれのドレインに結合され、ドレインの電位
によつて各フローテイングゲートの電位設定を行
なうようになつている。なおこの場合、各容量Ｃ
Aの他端に外部から制御信号を与えることによつ
て、各フローテイングゲートの電位設定を行なう
ようにしてもよい。
ルのフローテイングゲートから電子を除去してデ
ータの消去を行なう場合、消去を長時間にわたつ
て行なうと、フローテイングゲートから電子が除
去され過ぎて正極性に帯電することがある。第１
１図は横軸に消去時間を、縦軸にメモリセルのし
きい電圧をそれぞれとつたものである。電子が除
去され過ぎてフローテイングゲートが正極性に帯
電すると、しきい電圧は負の値となりこのメモリ
セルはコントロールゲート電位が零でもオンして
しまう。したがつて消去を行なう場合には、予め
フローテイングゲートが中性状態となる時間を知
る必要がある。第１２図は上記電子の除去のし過
ぎを考慮したメモリセルの構成を示すものであ
り、第１２図ａは断面図、同図ｂはそのシンボル
図である。このメモリセルはフローテイングゲー
ト５を有するメモリセル１６に、このメモリセル
１６のコントロールゲート４の一部をゲートとし
て共有するエンハンスメント型のMOSトランジ
スタ１７を直列接続して新たなメモリセル１８を
構成するようにしたものである。なお、この場
合、容量ＣAの他端は前記第５図に示すようにコ
ントロールゲート４上に図示しない絶縁膜を介し
て設けられた配線６に接続されている。このよう
なメモリセル１８とすることにより、メモリセル
１６のしきい電圧が負をなつていても新たに接続
されたMOSトランジスタ１７をオフ状態にする
ことにより、動作に支障がないようにしたもので
ある。さらに前記第５図に示すように、容量ＣA
の他端をコントロールゲート４とは異なる層の配
線６で構成するようにしたので、メモリセル１個
当りの占有面積を十分に小さくすることができ
る。また第１３図は上記第１２図に示すメモリセ
ルを用いてセルアレイを構成した場合の回路構成
図であり、各メモリセル１８の容量ＣAの他端は
それぞれのドレインに結合され、ドレインの電位
によつて各フローテイングゲートの電位設定を行
なうようになつている。なおこの場合、各容量Ｃ
Aの他端に外部から制御信号を与えることによつ
て、各フローテイングゲートの電位設定を行なう
ようにしてもよい。
以上説明したようにこの発明による半導体記憶
装置では、データの書込みおよび消去の際に高い
電圧を必要とせず常に低電圧で動作が可能であ
る。
装置では、データの書込みおよび消去の際に高い
電圧を必要とせず常に低電圧で動作が可能であ
る。
第１図は従来のメモリセルの構成を示すもので
あり、第１図ａはパターン平面図、同図ｂおよび
ｃはそれぞれ断面図、第２図は従来のメモリセル
を説明するための特性図、第３図はこの発明に係
る半導体記憶装置の一つのメモリセルを示し、第
３図ａはシンボル図、同図ｂは断面図、第４図は
上記実施例のメモリセルを制御するために用いら
れる信号の波形図、第５図は上記実施例のメモリ
セル中の容量の一構成例を示し、第５図ａはパタ
ーン平面図、同図ｂは断面図、第６図および第７
図それぞれは上記実施例のメモリセルを用いて構
成されたセルアレイを示す回路構成図、第８図は
この発明の他の実施例によるメモリセルのシンボ
ル図、第９図は上記実施例のメモリセル中の容量
の一構成例を示し、第９図ａはパターン平面図、
同図ｂは断面図、第１０図は上記実施例のメモリ
セルを用いて構成されたセルアレイを示す回路構
成図、第１１図はこの発明を説明するための特性
図、第１２図はこの発明のさらに他の実施例によ
るメモリセルを示し、第１２図ａは断面図、同図
ｂはシンボル図、第１３図は上記実施例のメモリ
セルを用いて構成されたセルアレイを示す回路構
成図である。 １……基板、２……ソース、３……ドレイン、
４……コントロールゲート、５……フローテイン
グゲート、６……配線、１１……列デコーダ、１
２……列線、１３……列選択用のMOSトランジ
スタ、１４……行デコーダ、１５……行線、１６
……メモリセル、１７……エンハンスメント型の
MOSトランジスタ、１８……メモリセル、C1，
C2，C3，C1′，C2′，C3′，ＣA……容量。
あり、第１図ａはパターン平面図、同図ｂおよび
ｃはそれぞれ断面図、第２図は従来のメモリセル
を説明するための特性図、第３図はこの発明に係
る半導体記憶装置の一つのメモリセルを示し、第
３図ａはシンボル図、同図ｂは断面図、第４図は
上記実施例のメモリセルを制御するために用いら
れる信号の波形図、第５図は上記実施例のメモリ
セル中の容量の一構成例を示し、第５図ａはパタ
ーン平面図、同図ｂは断面図、第６図および第７
図それぞれは上記実施例のメモリセルを用いて構
成されたセルアレイを示す回路構成図、第８図は
この発明の他の実施例によるメモリセルのシンボ
ル図、第９図は上記実施例のメモリセル中の容量
の一構成例を示し、第９図ａはパターン平面図、
同図ｂは断面図、第１０図は上記実施例のメモリ
セルを用いて構成されたセルアレイを示す回路構
成図、第１１図はこの発明を説明するための特性
図、第１２図はこの発明のさらに他の実施例によ
るメモリセルを示し、第１２図ａは断面図、同図
ｂはシンボル図、第１３図は上記実施例のメモリ
セルを用いて構成されたセルアレイを示す回路構
成図である。 １……基板、２……ソース、３……ドレイン、
４……コントロールゲート、５……フローテイン
グゲート、６……配線、１１……列デコーダ、１
２……列線、１３……列選択用のMOSトランジ
スタ、１４……行デコーダ、１５……行線、１６
……メモリセル、１７……エンハンスメント型の
MOSトランジスタ、１８……メモリセル、C1，
C2，C3，C1′，C2′，C3′，ＣA……容量。
Claims (1)
- 【特許請求の範囲】 １ ソース及びドレインと、上記ソース及びドレ
イン間のチヤネル領域上の一部を覆うように絶縁
膜を介して設けられたフローテイングゲートと、
上記フローテイングゲートとは異なる層の導電体
層で構成され、上記フローテイングゲート及び上
記ソース及びドレイン間のチヤネル領域上の残り
の領域を連続して覆うように絶縁膜を介して設け
られ、上記フローテイングゲートと容量結合され
たコントロールゲートと、上記フローテイングゲ
ートと容量結合し、上記コントロールゲートとは
異なる層の導電体層で構成された配線とを具備
し、上記フローテイングゲートとこの上に存在す
るコントロールゲートとで構成されたフローテイ
ングゲートトランジスタと、これ以外の部分のコ
ントロールゲートで構成されたエンハンスメント
型トランジスタとを直列接続してメモリセルを構
成し、データ書込み時と消去時において上記配線
の電位を異ならせ、上記容量結合によりフローテ
イングゲートの電位を制御して書込み、消去を行
なうように構成したことを特徴とする半導体記憶
装置。 ２ データ書込み時には前記配線の電位が高電位
に、データ消去時には前記配線の電位が低電位に
それぞれ設定される特許請求の範囲第１項に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14519580A JPS5769592A (en) | 1980-10-17 | 1980-10-17 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14519580A JPS5769592A (en) | 1980-10-17 | 1980-10-17 | Semiconductor storage device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075556A Division JPS60242598A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
| JP60075555A Division JPS60242597A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769592A JPS5769592A (en) | 1982-04-28 |
| JPS6143797B2 true JPS6143797B2 (ja) | 1986-09-30 |
Family
ID=15379612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14519580A Granted JPS5769592A (en) | 1980-10-17 | 1980-10-17 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769592A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5295096A (en) * | 1988-07-11 | 1994-03-15 | Mitsubishi Denki Kabushiki Kaisha | NAND type EEPROM and operating method therefor |
-
1980
- 1980-10-17 JP JP14519580A patent/JPS5769592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769592A (en) | 1982-04-28 |
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