JPS60243771A - メモリ書込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は、データ発生部からの出力データをメモリに書
込む場合の処理方法に関する。

（ｂ）技術の背景 情報処理技術の発達に伴い１人間と機械との情報交換手
段として表示装置が各所で使用されるようになった。又
表示装置の利用範囲が拡大されるに伴い、その処理ａｍ
に対して各種の要望がなされるようになり、特に人間の
判断機能と同期が取れるスピードで機械との情報交換が
図れる各種表示装置の実現が要望さるようになった。

（Ｃ）従来技術と問題点 次に９表示装置の従来技術の１つとして、メモリ書込み
回路を例にとり、ｍ面を参照して説明する。

第１図は表示装置の従来のメモリ書込み回路をを示す。

図において、■は文字コード情報信号、■はクロックパ
ルスをそれぞれ示す。

第１図は文字コード情報信号■の入力により指定さた文
字データを発生出力するキャラクタジェネレータ（以下
ＣＧと称する）　１゜ センサ（図示してない）で読取った文字パターンデータ
を一時的に格納しマルチプレクサ５に出力するパターン
レジスタ２゜ ＣＧＩとパターンレジスタ２からなるデータ発生部３゜ データ発生部３のデータ出力の制御やアドレスカウンタ
６の制御信号を出力するカウンタ制御回路４゜ カウンタ制御回路４と共にデータ発生部３から出力され
る並列データを直列データに変換するマルチプレクサ５
゜ 直列データを書込むアドレスを指定するアドレスカウン
タ６゜ 直列データをビット単位に書込み記憶するピントマツプ
メモリ７゜ から構成されている。

従来はデータ発生部３から出力し、カウンタ制御回路４
とマルチプレクサ５で変換されたデータが２例えば３５
ビツトの直列データで示された場合、この３５ビツトの
直列データをビ・ノトマ・ノブメモリ７に書込む時は、
クロックパルス■号イクルで１ビツトずつ書込みを行っ
ていた。

尚実際にビットマツプメモリ７上に書込みを行うのは所
定のデータ値（例えば、“０″レヘルと“１”レベルの
２値で表示するデータ値の内“１”レベルの時のみ書込
むものとする）のみ書込むようにしている。

しかし、従来のメモリ書込み処理は上記のように例えば
３５ビツトの直列データであれば必ず３５ビット全部を
同一クロックパルス■サイクルで１ビツトずつ処理する
ため、書込むべきデータ値（“０”レベル或いは“１”
レベル）に拘わらず一定時間を要すると言う欠点があっ
た。

（ｄ）発明の目的 本発明は、上記欠点を解消した新規なメモリ書込み回路
を提供することを目的とし、特にビットマツプメモリへ
のデータ書込みを高速に処理するメモリ書込み回路を実
現することにある。

＜ｅ＞発明の構成 本発明は、所定コード信号により文字パターンを発生す
るキャラクタジェネレータと、所定センサにて読取った
文字パターンデータを一時的に格納しているパターンレ
ジスタとから構成されるデータ発生部と、前記データ発
生部からの出力データをビットマツプとして格納するビ
ットマツプメモリと、前記ビットマツプメモリへのデー
タ書込みを制御する機能とを備えてなるメモリ書込み回
路であって、前記データ発生部からの出力データ内容を
識別するデータ識別手段を設け、前記ビットマツプメモ
リへのデータ書込みを高速に処理することを特徴とする
メモリ書込み回路により達成することが出来る。

（ｆ）発明の実施例 以下本発明を図面を参照して説明する。

第２図は本発明に係るメモリ書込み回路の一実施例、第
３図は書込み状況図をそれぞれ示す。

図において、■は高速クロックパルス、ａは５Ｘ７（３
５ビツト）のピントマツプ、ｂは文字「Ｈ」をビットマ
ツプａに書込んだ状況をそれぞれ示し、又全図を通じて
同一番号は同一対象物又は内容を示す。

本実施例は第１図で説明した従来の構成部分と。

直列データに変換された書込みデータをピント毎にその
データ値（０”レベル又は“１″レベル）を識別するデ
ータ識別回路８゜ とから構成されている。

次に本実施例の動作を説明する。尚ビットデータ値の内
“１″レベルの時のみメモリへの書込みを行うものとす
る。又本実施例では第３図で示すようにｒＨＪの文字を
書込む場合とし、１文字のビットマツプは３５ビツトで
構成されているものとする。

データ発生回路３０ＣＧＩ又はパターンレジスタ２から
出力された文字ｒＨＪに関するデータはカウンタ制御回
路４及びマルチプレクサ５により直列データに変換され
る。即ち、第３図で示すように１〜３５のビットデータ
に変換される。この１〜３５のビットデータの各データ
値、即ち“Ｏ”レベルか、“１″レベルかをデータ識別
回路８が識別して、１０″レベルの時は高速クロ７クパ
ルス■に切替えて、短い周期でアドレスカウンタ６゛を
処理し、“１″レベルの時は通常のクロソクバルス■に
戻してアドレスカウンタ６を動作させ。

ビットマツプメモリ７への書込みを行う。

第３図で示す文字ｒＨＪの場合、黒塗りの部分が”■”
レベルで書込みを行う部分であり、３５ビツトの内１７
ビツトが実際にビットマツプメモリ７への書込みが行わ
れる。

尚本実施例は表示装置におけるメモリ書込み回路を例に
取り説明したが２本実施例と同様な機能持つ他のメモリ
書込み回路でも本発明は利用可能である。

又２本実施例ではビットマツプメモリ７への書込みを行
なわない“Ｏ″レベル時のアドレスカウンタ６動作クロ
ックを高速クロックパルス■に切替える方法で説明した
が２通常のクロックパルス■に１０″レベルの時のみパ
ルス周期の短いパルスを追加する等の方法でも実現可能
である。

（ｇ）発明の効果 以上のような本発明によれば、ビットマツプメモリへの
書込みを高速化することが出来ると言う効果がある。

【図面の簡単な説明】

第１図は表示装置の従来のメモリ書込み回路。 第２図は本発明に係るメモリ書込み回路の一実施例。 第３図は書込み状況図。 をそれぞれ示す。 図において。 １はＣＧ、　２はパターンレジスタ。 ３はデータ発生部、４はカウンタ制御回路。 ５はマルチプレクサ、６はアドレスカウンタ。 ７はビットマツプメモリ。 ８はデータ識別回路。 をそれぞれ示す。 ”ｆ＋　巴 茅　２　聞 平　３　目

Claims (1)

1. 【特許請求の範囲】 所定コード信号により文字パターンを発生するキャラク
   タジェネレータと、所定センサにて読取った文字パター
   ンデータを一時的に格納しているパターンレジスタとか
   ら構成されるデータ発生部と、前記データ発生部からの
   出力データをビットマツプとして格納するビットマツプ
   メモリと、前記ビットマツプメモリへのデータ書込みを
   制御する機能とを備えてなるメモリ書込み回路であって
   。 前記データ発生部からの出力データ内容を識別するデー
   タ識別手段を設けたことを特徴とするメモリ書込み回路
   。