JPH0426997A - 多重アラーム保持回路 - Google Patents
多重アラーム保持回路Info
- Publication number
- JPH0426997A JPH0426997A JP2131836A JP13183690A JPH0426997A JP H0426997 A JPH0426997 A JP H0426997A JP 2131836 A JP2131836 A JP 2131836A JP 13183690 A JP13183690 A JP 13183690A JP H0426997 A JPH0426997 A JP H0426997A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- bit shift
- reset signal
- bit
- alm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多重アラーム保持回路に関し、特にアラーム収
集の区間に発生したアラームを次のアラーム収集の区間
中保持する多重アラーム保持回路に関する。
集の区間に発生したアラームを次のアラーム収集の区間
中保持する多重アラーム保持回路に関する。
従来この種の多重アラーム保持回路は、第２図に示すよ
うに、２つのＲＡＭ２０．２１をもち、それぞれのＲＡ
ＭがＡＬＭ収集の１周期毎に交互にＡＬＭ収集（保持）
と保持ＡＬＭ出力を行なっている。ｎビット多重ＡＬＭ
入力端子１から入力されるＡＬＭ情報は、ＡＬＭ収集側
となっているＲＡＭから読み出された１周期前のデータ
とのＯＲをとり、再度ＡＬＭ収集側のＲＡＭに書き込ま
れる。その間、もう一方のＲＡＭからは１回前の収集期
間中に発生したＡＬＭ情報が読み出されるという動作を
する。この動作を実現するために、ＲＡＭ２０．２１の
書き込み読み出しのアドレスを発生するカウンタ１３．
１４と、書き込み読み出しを制御するセレクタ１６．１
７と、ＡＬＭ収集側のＲＡＭ読み出しデータを選択し入
力のＡＬＭ情報とＯＲをとるためのセレクタ１９及びＯ
Ｒゲート９と、さらに、保持ＡＬＭ読み出し側のＲＡＭ
のデータを選択し出力するセレクタ１８等により構成さ
れている。
うに、２つのＲＡＭ２０．２１をもち、それぞれのＲＡ
ＭがＡＬＭ収集の１周期毎に交互にＡＬＭ収集（保持）
と保持ＡＬＭ出力を行なっている。ｎビット多重ＡＬＭ
入力端子１から入力されるＡＬＭ情報は、ＡＬＭ収集側
となっているＲＡＭから読み出された１周期前のデータ
とのＯＲをとり、再度ＡＬＭ収集側のＲＡＭに書き込ま
れる。その間、もう一方のＲＡＭからは１回前の収集期
間中に発生したＡＬＭ情報が読み出されるという動作を
する。この動作を実現するために、ＲＡＭ２０．２１の
書き込み読み出しのアドレスを発生するカウンタ１３．
１４と、書き込み読み出しを制御するセレクタ１６．１
７と、ＡＬＭ収集側のＲＡＭ読み出しデータを選択し入
力のＡＬＭ情報とＯＲをとるためのセレクタ１９及びＯ
Ｒゲート９と、さらに、保持ＡＬＭ読み出し側のＲＡＭ
のデータを選択し出力するセレクタ１８等により構成さ
れている。
上述した従来の多重アラーム保持回路は、ＲＡＭを使用
しているため、書き込み読み出し用のアドレスを制御す
るカウンタ等が必要となり回路規模が大きくなるという
欠点がある。
しているため、書き込み読み出し用のアドレスを制御す
るカウンタ等が必要となり回路規模が大きくなるという
欠点がある。
本発明の多重アラーム保持回路は、第１のｎビットシフ
トレジスタと、この第１のｎビットシフトレジスタの出
力とｎビット幅のリセット信号とを入力するＡＮＤゲー
トと、このＡＮＤゲートの出力とｎビット多重のアラー
ム信号とを入力し前記第１のｎビットシフトレジスタへ
出力するＯＲゲートと、第２のｎビットシフトレジスタ
と、この第２のｎビットシフトレジスタの出力と前記第
１のシフトレジスタの出力とのいずれか一方を前記ｎビ
ット幅のリセット信号＃に基づいて選択し前記第２のシ
フトレジスタへ出力するセレクタとを備えている。
トレジスタと、この第１のｎビットシフトレジスタの出
力とｎビット幅のリセット信号とを入力するＡＮＤゲー
トと、このＡＮＤゲートの出力とｎビット多重のアラー
ム信号とを入力し前記第１のｎビットシフトレジスタへ
出力するＯＲゲートと、第２のｎビットシフトレジスタ
と、この第２のｎビットシフトレジスタの出力と前記第
１のシフトレジスタの出力とのいずれか一方を前記ｎビ
ット幅のリセット信号＃に基づいて選択し前記第２のシ
フトレジスタへ出力するセレクタとを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１のｎビットシフトレジスタ６は、現在のＡＬＭ情報
とＡＮＤゲート１０を介しての１周期内のＡＬＭ情報と
のＯＲ（ＯＲゲート８の出力）を入力することにより、
ＡＬＭ保持リセット信号入力端子３からのリセット信号
入力から次のリセット信号入力までの間に発生したＡＬ
Ｍ情報を保持することができる。リセッ信号入力により
第１のｎビットシフトレジスタ６に保持されたＡＬＭ情
報はセレクタ１５を介して第２のｎビットシフトレジス
タ７に移され、この間ＡＮＤゲート１０出力がないので
、第１のｎビットシフトレジスタ６にはリセット信号入
力中に発生したＡＬＭ情報のみが入力される。また、第
２のｎビットシフトレジスタ７は、リセット信号入力時
には第１のｎビットシフトレジスタ６の情報を入力し、
それ以外の場合には第２のｎビットレジスタ７の出力ヲ
そのまま入力とするようセレクタ１５を制御することに
より、１回前のＡＬＭ収集期間に発生したＡＬＭ情報を
次のリセット信号入力までの間保持することができる。
とＡＮＤゲート１０を介しての１周期内のＡＬＭ情報と
のＯＲ（ＯＲゲート８の出力）を入力することにより、
ＡＬＭ保持リセット信号入力端子３からのリセット信号
入力から次のリセット信号入力までの間に発生したＡＬ
Ｍ情報を保持することができる。リセッ信号入力により
第１のｎビットシフトレジスタ６に保持されたＡＬＭ情
報はセレクタ１５を介して第２のｎビットシフトレジス
タ７に移され、この間ＡＮＤゲート１０出力がないので
、第１のｎビットシフトレジスタ６にはリセット信号入
力中に発生したＡＬＭ情報のみが入力される。また、第
２のｎビットシフトレジスタ７は、リセット信号入力時
には第１のｎビットシフトレジスタ６の情報を入力し、
それ以外の場合には第２のｎビットレジスタ７の出力ヲ
そのまま入力とするようセレクタ１５を制御することに
より、１回前のＡＬＭ収集期間に発生したＡＬＭ情報を
次のリセット信号入力までの間保持することができる。
以上説明したように本発明は、多重アラームの保持を２
個のシフトレジスタと１個のセレクタ、及びＡＮＤゲー
）、ＯＲゲートをそれぞれ１個ずつで実現できることに
より、従来の回路よりも回路規模を小さくすることがで
きるという効果を有する。
個のシフトレジスタと１個のセレクタ、及びＡＮＤゲー
）、ＯＲゲートをそれぞれ１個ずつで実現できることに
より、従来の回路よりも回路規模を小さくすることがで
きるという効果を有する。
１１図は本発明の一実施例のブロック図、第２図は従来
の多重アラーム保持回路の一例のブロック図である。 １・・・・・・ｎビット多重ＡＬＭ入力端子、２・・・
・・・ｎビット多重保持ＡＬＭ出力端子、３・・・・・
・ｎビット幅のＡＬＭ保持リセット信号入力端子、４・
・・・・・第１のリセット信号入力端子、５・・団・第
２のＲＡＭのリセット信号入力端子、６，７・・・・・
・第１及び第２のｎビットシフトレジスタ、８，９・・
・・・・ＯＲ’ｙ’−ト、１０． １１． １２・・・
・・・ＡＮＤゲート、１３・・・・・・ＲＡＭ書込みア
ドレスカウンタ、１４・旧・・ＲＡＭ読出しアドレスカ
ウンタ、１５〜１９・・・・・・セレクタ、２０・・・
・・・第１のＲＡＭ、２１・旧・・第２のＲＡＭ、２２
．２３・・・・・・Ｄフリップフロップ、２４．２５・
・・・・・トライステートバッファゲート。 代理人 弁理士 内 原 晋
の多重アラーム保持回路の一例のブロック図である。 １・・・・・・ｎビット多重ＡＬＭ入力端子、２・・・
・・・ｎビット多重保持ＡＬＭ出力端子、３・・・・・
・ｎビット幅のＡＬＭ保持リセット信号入力端子、４・
・・・・・第１のリセット信号入力端子、５・・団・第
２のＲＡＭのリセット信号入力端子、６，７・・・・・
・第１及び第２のｎビットシフトレジスタ、８，９・・
・・・・ＯＲ’ｙ’−ト、１０． １１． １２・・・
・・・ＡＮＤゲート、１３・・・・・・ＲＡＭ書込みア
ドレスカウンタ、１４・旧・・ＲＡＭ読出しアドレスカ
ウンタ、１５〜１９・・・・・・セレクタ、２０・・・
・・・第１のＲＡＭ、２１・旧・・第２のＲＡＭ、２２
．２３・・・・・・Ｄフリップフロップ、２４．２５・
・・・・・トライステートバッファゲート。 代理人 弁理士 内 原 晋
Claims (1)
- 第１のｎビットシフトレジスタと、この第１のｎビット
シフトレジスタの出力とｎビット幅のリセット信号とを
入力するＡＮＤゲートと、このＡＮＤゲートの出力とｎ
ビット多重のアラーム信号とを入力し前記第１のｎビッ
トシフトレジスタへ出力するＯＲゲートと、第２のｎビ
ットシフトレジスタと、この第２のｎビットシフトレジ
スタの出力と前記第１のシフトレジスタの出力とのいず
れか一方を前記ｎビット幅のリセット信号に基づいて選
択し前記第２のシフトレジスタへ出力するセレクタとを
備えたことを特徴とする多重アラーム保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131836A JPH0426997A (ja) | 1990-05-22 | 1990-05-22 | 多重アラーム保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131836A JPH0426997A (ja) | 1990-05-22 | 1990-05-22 | 多重アラーム保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426997A true JPH0426997A (ja) | 1992-01-30 |
Family
ID=15067238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131836A Pending JPH0426997A (ja) | 1990-05-22 | 1990-05-22 | 多重アラーム保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426997A (ja) |
-
1990
- 1990-05-22 JP JP2131836A patent/JPH0426997A/ja active Pending
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