JPS60245269A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60245269A JPS60245269A JP59102188A JP10218884A JPS60245269A JP S60245269 A JPS60245269 A JP S60245269A JP 59102188 A JP59102188 A JP 59102188A JP 10218884 A JP10218884 A JP 10218884A JP S60245269 A JPS60245269 A JP S60245269A
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- concentration impurity
- well
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関するものである。
従来例の構成とその問題点
従来の０ＭＯ８ＬＳＩの構造は、第１図にその要部の断
面形状を示すように、ｎ型シリコン基板１に形成された
ｐ型拡散層（ｐウェル）２と、各素子間を分離するフィ
ールド酸化膜３と、フィールド酸化膜３で分離されたシ
リコン基板１及びｐウェル２のそれぞれの表面に形成さ
れたゲート酸化膜４と、ゲー）ｍ化膜４上に形成された
ゲート電極５と、セルファライシで形成されたｐ 拡散
層６とｎ拡散層７とで構成されており、第１図の場合、
ｎ型シリコン基板上にｐチャンネルＭＯ８ＦＩＣＴが、
ｐウェル上にＨチャンネルＭＯ８ＦｋＴがそれぞれ形成
されている。
面形状を示すように、ｎ型シリコン基板１に形成された
ｐ型拡散層（ｐウェル）２と、各素子間を分離するフィ
ールド酸化膜３と、フィールド酸化膜３で分離されたシ
リコン基板１及びｐウェル２のそれぞれの表面に形成さ
れたゲート酸化膜４と、ゲー）ｍ化膜４上に形成された
ゲート電極５と、セルファライシで形成されたｐ 拡散
層６とｎ拡散層７とで構成されており、第１図の場合、
ｎ型シリコン基板上にｐチャンネルＭＯ８ＦＩＣＴが、
ｐウェル上にＨチャンネルＭＯ８ＦｋＴがそれぞれ形成
されている。
以上のような構造のＧＭＯ８Ｉ、ＳＩを微細化した場合
、ＦＥＴ中を走行中のキャリア（ｎチャンネルＭＯ８Ｆ
ＥＴでは電子、ｐチャンネルＭＯ８ＦＥＴでは正孔）は
ドレイン近傍の高電界によって加速されてホットキャリ
アになることが知られている。このようなホットキャリ
アはゲート酸化膜とシリコンの界面に余分な準位を形成
したり、ゲート酸化膜中にトラップされて固定電荷を形
成してＭＯＳＦＥＴの特性変動を誘発する。
、ＦＥＴ中を走行中のキャリア（ｎチャンネルＭＯ８Ｆ
ＥＴでは電子、ｐチャンネルＭＯ８ＦＥＴでは正孔）は
ドレイン近傍の高電界によって加速されてホットキャリ
アになることが知られている。このようなホットキャリ
アはゲート酸化膜とシリコンの界面に余分な準位を形成
したり、ゲート酸化膜中にトラップされて固定電荷を形
成してＭＯＳＦＥＴの特性変動を誘発する。
したがって従来構造の０ＭＯ８ＬＳＩでは微細化につれ
て素子の信頼性が著しく低下する欠点があった。
て素子の信頼性が著しく低下する欠点があった。
発明の目的
本発明は上記の欠点を除去するためになされたもので、
ホットキャリアの発生を抑制して素子の信頼性を高めた
半導体装置を提供することにある。
ホットキャリアの発生を抑制して素子の信頼性を高めた
半導体装置を提供することにある。
発明の構成
本発明にかかる半導体装置の構成は、ｎ −ｎ拡散層か
らなるソース及びドレインを有するＮチャンネルＭＯ５
ＦＥＴと、ｐ−ｐ 拡散層からなるソース及びドレイン
を有するｐチャンネルＭＯ３ＦＥＴで構成されるＣＭＯ
８集積回路装置において、ｎ−拡散層の長さとｐ−拡散
層の長さを異ならせたことを特徴とするもので、ｎ−一
拡散層の長さ及び不純物濃度でＮチャンネルｋＯ８Ｆ１
ｉ：Ｔでのホットキャリアの発生を抑制し、またｐ−一
拡散層の長さ及び不純物濃度でｐチャンネルＭＯ８ＦＥ
Ｔでのホットキャリアの発生を抑制するので、それぞれ
のＭＯＳＦＥＴの最適化を別々に行なえる利点がある。
らなるソース及びドレインを有するＮチャンネルＭＯ５
ＦＥＴと、ｐ−ｐ 拡散層からなるソース及びドレイン
を有するｐチャンネルＭＯ３ＦＥＴで構成されるＣＭＯ
８集積回路装置において、ｎ−拡散層の長さとｐ−拡散
層の長さを異ならせたことを特徴とするもので、ｎ−一
拡散層の長さ及び不純物濃度でＮチャンネルｋＯ８Ｆ１
ｉ：Ｔでのホットキャリアの発生を抑制し、またｐ−一
拡散層の長さ及び不純物濃度でｐチャンネルＭＯ８ＦＥ
Ｔでのホットキャリアの発生を抑制するので、それぞれ
のＭＯＳＦＥＴの最適化を別々に行なえる利点がある。
実施例の説明
以下に、本発明の半導体装置の一実施例を示す第２図お
よび、その製造方法を示した第３図を参照して本発明の
詳細な説明する。
よび、その製造方法を示した第３図を参照して本発明の
詳細な説明する。
本発明の０ＭＯ３ＬＳＩは、第２図に断面形状を示すよ
うに、ｎ型シリコン基板１１に形成されたｐウェル１２
と、各素子間を分離するフィールド酸化膜１３と、フィ
ールド酸化膜１３で分離されたシリコン基板１１及びｐ
ウェル１２のそれぞれの表面に形成されたゲート酸化膜
１４と、ゲート酸化膜１４上に形成されたゲート電極１
６と、長さＬｐのｐ−拡散層１６とゲート電極からＬｐ
だけ離間して形成されたｐ拡散層１７をソース。
うに、ｎ型シリコン基板１１に形成されたｐウェル１２
と、各素子間を分離するフィールド酸化膜１３と、フィ
ールド酸化膜１３で分離されたシリコン基板１１及びｐ
ウェル１２のそれぞれの表面に形成されたゲート酸化膜
１４と、ゲート酸化膜１４上に形成されたゲート電極１
６と、長さＬｐのｐ−拡散層１６とゲート電極からＬｐ
だけ離間して形成されたｐ拡散層１７をソース。
ドレインとして有するｐチャンネルＭＯ８ＦＥＴと、長
さＬｎのｎ−拡散層１８とゲート電極からＬｎだけ離間
して形成されだｎ＋拡散層１９をソース。
さＬｎのｎ−拡散層１８とゲート電極からＬｎだけ離間
して形成されだｎ＋拡散層１９をソース。
ドレインとして有“するＮチャンネルＭＯ５ＦＥＴとで
構成されている。
構成されている。
次に、本発明の０ＭＯ８ＬＳＩの製造方法を第３図のａ
〜ｆを参照して説明する。
〜ｆを参照して説明する。
第３図ａで示すようにＮ型シリコン基板１１に周知の方
法で深さ約５μｍのｐ型拡散層（ｐ−ウェル）１２を形
成し、次に通常の選択酸化法で膜厚約８０００へのフィ
ールド酸化膜１３を形成し、フィールド酸化膜１３で分
離された基板表面に膜厚約４００人のゲート酸化膜１４
を形成し、さらにこの上にリンをドープした膜厚約４０
００人の多結晶シリコン膜からなるゲート電極１６を形
成する。この時、ゲート電極１６は、膜厚約６ｏ０〇へ
の酸化膜２３をマスクにして異方性エツチングによって
形成した。この酸化膜２３は後のイオン注入工程でゲー
ト電極に不純物が注入されるのを防ぐ役割をはたす。そ
の後、ゲート電極１６に熱酸化を施して、ゲート電極の
側面に膜厚約６００への酸化膜を形成し、さらに、基板
表面に膜厚約６０００への多結晶シリコン膜２０を形成
する。
法で深さ約５μｍのｐ型拡散層（ｐ−ウェル）１２を形
成し、次に通常の選択酸化法で膜厚約８０００へのフィ
ールド酸化膜１３を形成し、フィールド酸化膜１３で分
離された基板表面に膜厚約４００人のゲート酸化膜１４
を形成し、さらにこの上にリンをドープした膜厚約４０
００人の多結晶シリコン膜からなるゲート電極１６を形
成する。この時、ゲート電極１６は、膜厚約６ｏ０〇へ
の酸化膜２３をマスクにして異方性エツチングによって
形成した。この酸化膜２３は後のイオン注入工程でゲー
ト電極に不純物が注入されるのを防ぐ役割をはたす。そ
の後、ゲート電極１６に熱酸化を施して、ゲート電極の
側面に膜厚約６００への酸化膜を形成し、さらに、基板
表面に膜厚約６０００への多結晶シリコン膜２０を形成
する。
次に、第３図すに示すように多結晶シリコン膜２０に反
応性イオンエツチングで異方性エツチングを施して、ゲ
ート電極１５の側壁にサイドウオール２１および２１′
を形成する。この時、サイドウオールの幅は約６０００
人、高さは約５６００人であった。
応性イオンエツチングで異方性エツチングを施して、ゲ
ート電極１５の側壁にサイドウオール２１および２１′
を形成する。この時、サイドウオールの幅は約６０００
人、高さは約５６００人であった。
次に、ｐウェル１２上をフォトレジスト２２で覆い、ｐ
チャンネル領域のサイドウオール２１′に等方性エッチ
を施して、サイドウオールの幅を約３０００人、高さを
約２５ｏｏ八にした後、このサイドウオール２１′をマ
スクにして、シリコン基板１１中にボロンイオンを加速
エネルギ４０ｋｅｖ。
チャンネル領域のサイドウオール２１′に等方性エッチ
を施して、サイドウオールの幅を約３０００人、高さを
約２５ｏｏ八にした後、このサイドウオール２１′をマ
スクにして、シリコン基板１１中にボロンイオンを加速
エネルギ４０ｋｅｖ。
１５ −２
ドーズ量２×１０ α の条件でイオン注入し、ｐ型の
高濃度不純物注入層（後のｐ＋拡散層）１７を形成する
。第３図Ｃは、この後の状態を示している。
高濃度不純物注入層（後のｐ＋拡散層）１７を形成する
。第３図Ｃは、この後の状態を示している。
次に、第３図乙に示すように、サイドウオール２１′″
′を除去した後、ゲート電極１６をマスクにして、シリ
コン基板１１中にボロンイオンを加速エネルギ４０ ｋ
ｅｖ 、ドーズ量ｌＸ１０．４ の条件でイオン注入し
、ｐ型の低濃度不純物注入層（後のｆ拡散層）１６を形
成する。
′を除去した後、ゲート電極１６をマスクにして、シリ
コン基板１１中にボロンイオンを加速エネルギ４０ ｋ
ｅｖ 、ドーズ量ｌＸ１０．４ の条件でイオン注入し
、ｐ型の低濃度不純物注入層（後のｆ拡散層）１６を形
成する。
次に、Ｎチャンネル領域上のフォトレジスト２２を除去
した後、第３図ｅに示すように、ｐチャンネル領域上に
７オトレジスト２２′を形成する。
した後、第３図ｅに示すように、ｐチャンネル領域上に
７オトレジスト２２′を形成する。
さらに、サイドウオール２１をマスクにして、ｐウェル
１２中にヒ素イオンを加速エネルギ１４０ｋｅｖ 、ド
ーズ量５Ｘ１０ ａｎの条件でイオン注入し、ｎ型の高
濃度不純物注入層（後のｎ＋拡散層）１９を形成する。
１２中にヒ素イオンを加速エネルギ１４０ｋｅｖ 、ド
ーズ量５Ｘ１０ ａｎの条件でイオン注入し、ｎ型の高
濃度不純物注入層（後のｎ＋拡散層）１９を形成する。
最後に、第３図ｆに示すようにサイドウオール２１を除
去した後、ゲート電極１５をマスクにして、ｐウェル１
２中にリンイオンを加速エネルギｓ Ｏｋｅｖ 、ドー
ズ量２×１ｏ Ｃｒｎ の条件でイオン注入し、ｎ型の
低濃度不純物注入層（後のｎ−拡散層）１８を形成し、
フォトレジスト２２′を除去した後、シリコン基板に９
６０°Ｃ１３０分の熱処理を施して、注入した不純物を
活性化させ、第２図のようなｎ −ｎ拡散層をソース、
ドレインとするＮチャンネルＭＯ８ＦＥＴと、ｐ −ｐ
拡散層をソース、ドレインとするｐチャンネルＭＯ８
ＦＥＴとからなる０ＭＯ３ＬＳＩが完成する。
去した後、ゲート電極１５をマスクにして、ｐウェル１
２中にリンイオンを加速エネルギｓ Ｏｋｅｖ 、ドー
ズ量２×１ｏ Ｃｒｎ の条件でイオン注入し、ｎ型の
低濃度不純物注入層（後のｎ−拡散層）１８を形成し、
フォトレジスト２２′を除去した後、シリコン基板に９
６０°Ｃ１３０分の熱処理を施して、注入した不純物を
活性化させ、第２図のようなｎ −ｎ拡散層をソース、
ドレインとするＮチャンネルＭＯ８ＦＥＴと、ｐ −ｐ
拡散層をソース、ドレインとするｐチャンネルＭＯ８
ＦＥＴとからなる０ＭＯ３ＬＳＩが完成する。
一般にＬｎ、Ｌｐを長くすれば、ドレイン近傍の電界は
緩和されるため、ＭＯＳＦＥＴのホットキャリアに対す
る信頼性は増大する。
緩和されるため、ＭＯＳＦＥＴのホットキャリアに対す
る信頼性は増大する。
しかし、Ｌｎ、Ｌｐが長くなると、ＭＯ８ＦＩＣＴのコ
ンダクタンスは低下するため素子の性能は悪くなる。第
４図に（信頼性）×（性能）のＬｎ。
ンダクタンスは低下するため素子の性能は悪くなる。第
４図に（信頼性）×（性能）のＬｎ。
Ｌｐに対する依存性を示す。この図かられかるようにＮ
チャンネルＭＯ８ＦＥＴとＰチャンネルＭＯ８ＦＥＴと
では（信頼性）×（性能）が最大になる低濃度拡散層長
Ｌｎ、：Ｌｐが異なっている。
チャンネルＭＯ８ＦＥＴとＰチャンネルＭＯ８ＦＥＴと
では（信頼性）×（性能）が最大になる低濃度拡散層長
Ｌｎ、：Ｌｐが異なっている。
したがって、ＮチャンネルＭＯ３ＦＥＴとｐチャンネル
Ｍ ＯＳ Ｆ Ｅ Ｔとで構成される０ＭＯ８ＬＳＩの
（信頼性）×（性能）を最大にするためにはＬｎとＬｐ
を異なる長さにする必要がある。
Ｍ ＯＳ Ｆ Ｅ Ｔとで構成される０ＭＯ８ＬＳＩの
（信頼性）×（性能）を最大にするためにはＬｎとＬｐ
を異なる長さにする必要がある。
本実施例で示した製造方法では、ｎ−拡散層１８の長さ
Ｌｎとｒ拡散層１６の長さＬｐは、それぞれＮチャンネ
ル側のサイドウオール２１とＰチャンネル側のサイドウ
オール２１′の幅で制限でき、またこれらのサイドウオ
ールの幅は多結晶シリコン膜２０の膜厚と、サイドウオ
ールに施す等方性エツチングの時間で制御できるので、
ＬＲｌ、Ｌｎの長さを精度良くコントロールすることが
可能となり、第４図に示したそれぞれのＭＯＳＦＥＴの
特性が最大になる値に設定することができる。
Ｌｎとｒ拡散層１６の長さＬｐは、それぞれＮチャンネ
ル側のサイドウオール２１とＰチャンネル側のサイドウ
オール２１′の幅で制限でき、またこれらのサイドウオ
ールの幅は多結晶シリコン膜２０の膜厚と、サイドウオ
ールに施す等方性エツチングの時間で制御できるので、
ＬＲｌ、Ｌｎの長さを精度良くコントロールすることが
可能となり、第４図に示したそれぞれのＭＯＳＦＥＴの
特性が最大になる値に設定することができる。
なお、第４図では、Ｌｎの最適値（特性が最大となる長
さ）がＬｐより大きくなっているが、デザインルールに
よっては逆になることもある。
さ）がＬｐより大きくなっているが、デザインルールに
よっては逆になることもある。
発明の効果
本発明の半導体装置によれば、ＨチャンネルＭＯ８ＦＥ
Ｔの（性能）×（信頼性）およびＰチャンネルＭＯ８Ｆ
ＥＴの（性能）×（信頼性）の両トランジスタの特性が
最大になるようにデバイス設計することができるので、
介接の０ＭＯ８構造のＶＬＳＩの性能および信頼性を大
幅に改善できる効果を有する。
Ｔの（性能）×（信頼性）およびＰチャンネルＭＯ８Ｆ
ＥＴの（性能）×（信頼性）の両トランジスタの特性が
最大になるようにデバイス設計することができるので、
介接の０ＭＯ８構造のＶＬＳＩの性能および信頼性を大
幅に改善できる効果を有する。
第１図は従来の０ＭＯ３ＬＳＩの構造を示す要部の断面
図、第２図は本発明に係る０ＭＯ８ＬＳＩの構造を示す
要部の断面図、第３図８〜ｆは本発明の０ＭＯ８ＬＳＩ
の製造方法を説明するための工程断面図、第４図はＭＯ
ＳＦＥＴの（性能）×（信頼性）と低濃度拡散層の長さ
との関係を示す図である。 １１・・・・・・ＮＷシリコン基板、１２・・・・・Ｐ
ウェル、１３・・・・・・フィールド酸化膜、１４・・
・・・ゲート酸化膜、１５・・・・・・ゲート電極、１
６ ・・「拡散層（ｐ型の低濃度不純物注入層）、１７
・・・・・・ｆ拡散層（ｐ型の高濃度不純物注入層）、
１８・・・・・・「拡散層（ｎ型の低濃度不純物注入層
）、１９・・・・・ｎ１拡散層（ｎ型の高濃度不純物注
入層）、２０・・・・・・多結晶シリコン膜、２１．２
１’ ・・・・・・サイドウオール、２２．２２’・・
・・・・フォトレジスト、２３・・・・・・酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１１，１ 第３図 −Ｎｆ抱ネル瀕１表−’ｒ−Ｐ自杉本ル４擬シ衆 −図
図、第２図は本発明に係る０ＭＯ８ＬＳＩの構造を示す
要部の断面図、第３図８〜ｆは本発明の０ＭＯ８ＬＳＩ
の製造方法を説明するための工程断面図、第４図はＭＯ
ＳＦＥＴの（性能）×（信頼性）と低濃度拡散層の長さ
との関係を示す図である。 １１・・・・・・ＮＷシリコン基板、１２・・・・・Ｐ
ウェル、１３・・・・・・フィールド酸化膜、１４・・
・・・ゲート酸化膜、１５・・・・・・ゲート電極、１
６ ・・「拡散層（ｐ型の低濃度不純物注入層）、１７
・・・・・・ｆ拡散層（ｐ型の高濃度不純物注入層）、
１８・・・・・・「拡散層（ｎ型の低濃度不純物注入層
）、１９・・・・・ｎ１拡散層（ｎ型の高濃度不純物注
入層）、２０・・・・・・多結晶シリコン膜、２１．２
１’ ・・・・・・サイドウオール、２２．２２’・・
・・・・フォトレジスト、２３・・・・・・酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１１，１ 第３図 −Ｎｆ抱ネル瀕１表−’ｒ−Ｐ自杉本ル４擬シ衆 −図
Claims (1)
- 【特許請求の範囲】 ｉ−♂拡散層からなるソース及びドレインを有するＮチ
ャンネルＭＯ８型電界効果トランジス−＋ り（ＭＯ８ＦＩＣＴ ）と、ｐ −ｐ 拡散層からなる
ソース及びドレインを有するｐチャンネルＭＯ８ＦＥＴ
で構成されるコンプリメンタリ型ＭＯ８（０ＭＯ３）集
積回路装置であって、前記ｎ−拡散層の長さと前記ｐ−
拡散層の長さを異ならせたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102188A JPH0697685B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102188A JPH0697685B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245269A true JPS60245269A (ja) | 1985-12-05 |
| JPH0697685B2 JPH0697685B2 (ja) | 1994-11-30 |
Family
ID=14320687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102188A Expired - Lifetime JPH0697685B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697685B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615571A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH06268165A (ja) * | 1991-02-27 | 1994-09-22 | Samsung Electron Co Ltd | 半導体トランジスタの製造方法およびその構造 |
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
-
1984
- 1984-05-21 JP JP59102188A patent/JPH0697685B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615571A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH06268165A (ja) * | 1991-02-27 | 1994-09-22 | Samsung Electron Co Ltd | 半導体トランジスタの製造方法およびその構造 |
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697685B2 (ja) | 1994-11-30 |
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