JPS6024727A - 防振形抵抗ジヨセフソンデバイス結合ダウンエツジ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はジョセフソンデバイス用いた両相回路、特に入
力電流の立下りを検出するラッチ回路で、ダウンエツジ
検出回路として知られている回路に関するものである。

これまで、ジョセフンンデバイスを用いた論理回路とし
てインダクタンス結合を利用した種々の論理回路や、電
流注入によりスイッチする独々の論理回路が提案されて
きた。しかし、ジョセフンンデバイスを用いた論理回路
は、電流開側１形の回路であるため否定回路を構成する
のが難しいという難点がある。従って入力電流の立下り
を検出するラッチ回路（以下ダウンエツジ検出回路と称
する）は、マスクスレーブ論理回路やジョセフソン記憶
装置の信号検出回路（Ｓ、Ｍ、Ｆａｒｉｓ、　Ｗ、Ｈ，
Ｈｅｎｋｅ−１ｓ　、　Ｅ、Ａ、Ｖａｌｓａｎａｋｉｓ
　ａｎｄ　Ｈ，Ｈ，Ｚａｐｐｅ　、　ＩＢＭ　Ｊ　、Ｉ
ｔｅｓ　。

格、八木昭彦２早川尚夫、第４３回応用物理学会学術講
演会購演予稿集、２８Ｐ−Ｕ−１０，ＰＰ、２７３゜１
９８２　）等が知られている。しかし、従来のこれらの
ダウンエツジ検出回路として、インダクタン不結合によ
りスイッチするインクフェルツクゲート回路もしくハ、
インダクタンスとジョセフソンデバイスとから構成され
電流の注入によりスイッチする電流注入形インクフェロ
メクグート回路がランチ回路として用いられているので
、入力信号から見た負荷がインダクタンスとなるため高
速動作が難しいという欠点と、ランチ回路で信号糸幅の
ゲインを十分取りたいために、インフッ二ｐメタのイン
ダクタンスを小さくすることができず、本発明の目的は
、前述した従来のダウンエツジゝ：２ｉ線に直列に接続
された抵抗とジョセフソンｖ− デバイスを介して接続された抵抗とジョセフソンデバイ
スから構成される抵抗結合形論理和回路と、前記２次巻
線に並列に接続された抵抗とから成り、前記１次巻線に
流れる電流が零に減少する時に前な説明を行なう。

第１図は従来から知られているインタ７工ロメタゲート
回路を用いたダウンエツジ検出回路として、ジ目セフン
ン記憶装置のセンスバスに用いられているダウンエツジ
検出回路を示したものである。第１図の回路は、ジョセ
フソンデバイス１１゜１２とインダクタンス１３．１４
とで構成される寥流注入ｉＩ＋インタ７エｐメタ１５と
、ｆ成器１６と、変成器する様に配畝された抵抗１９と
でイ４成されている。

：ｆｆｌ’、成裕１６の１次Ｉは端子２１．２２を迎し
てセンス”妙に接ヒされ、端子２３．２４とから電流注
入形イン［゛；：：フェｐメク１５にバイアス電流が供
給さｈる。以上の説明から明らかな様に、従来のインク
フェルツクゲート回路を用いたダウンエツジ検出回路は
、インダクタンス１３．１４を必要とするため高速動作
抵抗とジョセフソンデバイスとから構成されて℃・る抵
抗結合形論理和回路１０２と変成器手段１０１の２次巻
線と抵抗結合形論理和回路１０２の入力端子との間に直
列に接続されたジョセフソンデバイス１０３と抵抗１０
４と、変成器手段１０１の２次巻線に並列に接続された
抵抗１０５とで構成される。入力信号は端子１０６．１
０７に加えられ変成器手段１０１の１次巻線を付勢する
。抵抗結合形＊相和回路１０２−で１乎され、端子１０
８，１０９からバイアス電流の供、１１ス 給を受け、端子１１０．１１１へ出力信号を送り出す。

抵抗１０４は変成器手段１０１の２次巻線とジョセフソ
ンデバイス１０３と抵抗結合形論理オロ回路１０２の入
力部とで形成される閉ループに磁末が捕獲されるのを防
ぐと共に、抵抗結合形論理和回路のバイアス雷、流の変
成器手段１０１への漏れを軽減するための抵抗で、抵抗
結合形論理和回路１．０２のスイッチングに影響しない
程度の小さな値に設定される。

ジョセフソンデバイス１０３は、変成器手段１０１の１
次巻線を流れる入力信号の電流が、矢印１２１方向に向
って零から増大する時に、２次巻線に矢印１２２方向に
誘起される２次電流のジョセフソンデバイス１０３を流
れる分枝電流が閾値に達した時点で抵抗状態ヘスイノチ
し、変成器手段１０１の２次巻線の電流を減衰させ、続
いて入力信号電流が規定値又は最大値から零に減少する
時には抵抗零状態にスイッチしてその状態を保持して抵
抗結合形生１，１シ、電流減衰時の振動を除き減衰時間
を短（し、回路を高速動作させる。即ち主に変成器手段
１０１抵抗として作用し、併せてジョセフソンデバイス
回路１０２は、必要により第３．第４のバイアス端子が
付加され負のバイアス電流等が供給され℃も１の実施例
で、第２図の回路素子と同一の素子は同じ番号で示して
あり同じ機能を持つ。第２図の抵抗結合形論理和回路１
０２として３個のジョセフソンデバイス２０２〜２０４
と、抵抗２０５〜２０８とから椙成される３接合ＲＣＪ
Ｌ論理和回路２０１を用いている。

第１の実施例におけるダウンエツジ検出の動作は以下の
様にして行なわれる。先ず入力信号が加りツ／エッノ恨
山ロ始Ｖ合系ナリ１１ｒ胃風し一仁ｌｖ成器手段１０１
の２次巻線に矢印１２２方向に２次電−が誘起される。

この２次電流は、ＲＣＪＬ論理和回相和２０１のスイッ
チングゲートであるジョセフソンれるので、ＲＣＪＬ論
理和回路をスイッチさせない。−万、ジョセフソンデバ
イス１０３の臨界電流値は、ジョセフソンデバイス１０
３を流れる２次電流の分校電流の最大値より小さく設定
されており、２次電流の立上りの途中でジョセフソンデ
バイス１０３は抵抗状態ヘスイノチし、２次電流を変成
器手＆１ｏ１の２次巻線のインダクタンスとジョセフソ
ンデバイス１０３の抵抗状態での等価容量とダンピング
抵抗１０５と抵抗１０４とでほぼ規定される時定数で零
に減衰させる。この変成器手段１０１の２次電流がほぼ
零に減衰した後、入力信号の電流を減少させると、変成
器手段１０１の２次巻線には矢印１２２で示される方向
と反対方向に２次電流が誘起される。この２次電流は、
ジョセフソンデバイス１０３に以前と逆方向に加わり、
ジョセフソンデバイス１０３・を抵抗零状態ヘリセット
させる。このヨセフソンテバイス２０３．２０４を抵抗
状態ヘスイソ、Ｔ、１％ 方・（させる・即ちＲＣＪＬ論理和回路２０１は・入プ
〕信、−７’、−流の立下り時に誘起される２次電流で
抵抗状パ−゛１ 、態ペスイソチする様に設計される。ジョセフソンデバ
イス２０３，２０４が抵抗状態ヘスイツチすると、続い
てジョセフソンデバイス２０１が抵抗状態ヘスイッチし
出力端子１］、０，１１１に出力信号が現われる。

一方変成器手段１０１の２次電流は、抵抗１０４と抵抗
２０５とジョセフソンデバイス１０３とで形成される回
路枝とダンピング抵抗１０５の回路枝とで零に減衰され
る。ここで出力は、場合により端子１０８゜１０９から
取り出すことも可能である。なお、このダウンエツジ検
出回路のリセツトは、ジョセフソンデバイスを用いた回
路で公知の手段即ちノ（イアスミ流を苓にする手段によ
って同様に行なわれる。

以上の説明において、入力信号電流の立上り時にジョセ
フソンデバイス１０３がジョセフソンデバイス２０２ま
っ先にスイッチするとして説明したが、逆に入力信号電
流の立上り時にジョセフソンデバイス２０２が先にスイ
ッチしても前述と同様の結果された回路枝と、ダンピン
グ抵抗１０５の回路枝との並列回路で決まる時定数で零
に減衰する。続い二てす、仝力信号゛市流が立下る時に
はジ・セフソンデ、１シ弓イス２０２は、抵抗状態から
超伝導状態に復帰し１、＋−１ 前述と同一の動作が得られる。

回路３０１は、２個のジョセフソンデバイス３０２゜３
０３と抵抗３０４と第３のバイアス端子３０５とで構成
される。ＪＡＷＳ論理和回路３月を用いたダウンエツジ
検出回路の第２の実施例の動作は、第１の実施例と全く
同様に行なわれる。即ち入力信号電流の立上り時に、変
成器手段１０１の２次巻線に誘起される矢印１２２方向
の２次′電流は、ＪＡＷＳ論理和回路３０１のスイッチ
ングゲートであるジョセフソンデバイス３０３をバイア
ス電流と逆方向に流れるのでＪＡＷＳ論理オロ回路３０
１をスイッチさせない。

続いて、入力信号電流の立下り時に変成器手段３０３の
閾値に達した時点でジョセフソンデバイス’ａ−４，３
’、を抵抗状態ヘスイッチさせる。ジョセフソン層１　
：； デバイス３０３のスイッチによりジョセフソンデバイ゛
：’ｘ””３０２は抵抗状態ヘスイッチし端子１１０，
１１１へ出力を生じさせる。入力信号電流の信号の立上
９時及び立下り時におけるジョセフソンデバイス１０３
と抵抗１０４とダンピング抵抗１０５と変成器手段１０
１の電流の動作及び回路のリセットはＭｌの信号電流の
立上り時に２次巻線側に誘起される２次電流の方向を抵
抗結合形論理和回路のバイアス電流と逆向きにして抵抗
結合形論理和回路を２次電流に不感応とし、かつジョセ
フソンデバイスで構成される非線形な抵抗を添入して２
次電流を減衰させることにより、続いて信号型、流が立
下る時に２次巻線側に信号電流の立上り時と逆向きの２
次電流が流れる様にし、この逆向きの２次電流をフンン
デバイス１０３が抵抗状態にある時の等価容量とに対す
るダンピング抵抗をインダクタンスと山−−に接続し、
２次巻線の電流の減衰時の不必駿な振動を軽減して電流
の減衰の高速化を計ること及び抵抗結合形論理和回路を
用いて回路の高速泄１・″　、。

回路及びＪＡＷＳ論理和回路以外のＩ）ＣＬ論理回路（
Ｔ、Ｒ，ＧｈｅｅＷａｌａ　ａｎｄ　Ａ、Ｍｕｋｈｅｒ
ｊｅｅ　；Ｊｏｓｅｐｈａｏｎ　ｄｉ−ｒｅｃｔ　ｃｏ
ｕｐｌｅｄ　ｌｏｇｉｃ　（ＤＣＬ）、　’ＩＥＤＭ　
１９７９　Ｔｅｃｈ、Ｄｊｇ、。

ＰＰ、４８２　（１９７９）　）や４ＪＬ回路（Ｓ　、
Ｔａｋａｄａ、Ｓ　、Ｋｏｓａｋａ。

ａｎｄ　Ｉ（、Ｉ（ａｙａｋａｗａ　；Ｃｕｒｒｅｎｔ
　Ｉｎｊｅｃｔｉｏｎ　Ｌｏｇｉｃ　Ｇａｔｅ　ｗｉｔ
ｈＦｏｕｒ　Ｊｏａｅｐｈｓｏｎ　Ｊｕｎｃｔｉｏｎｓ
、　”　Ｊａｐａｎ　、　Ｊ　、Ａｐｐｌ　、　Ｐｈｙ
ｓ　、　。

５ｕｐｐ１．１９−１．　ＰＰ、６０７　（１９８０）
）等の公知の抵抗結合形論理和回路を用いた他の実施例
をも含むもので、これらの場合においても、第１及び第
２の実施例と同様に本発明の高速動作と高集積化の目的
が達成される。

【図面の簡単な説明】

第１図は従来から知られているダウンエツジ検出回路の
一例としてインタフェロメタゲート回路を用いた記憶装
置のセンスバスの一部を示したも第１の実施例、第４図
は同じ（第２の実施例を示したものである。 図において、１１．１２．１７・・・ジョセフソンデバ
イス、１３，１４・・・インダクタンス、１５・・・イ
ンタフェロメタ、１６・・・変成器、１８．１９・・・
抵抗、２１，２２・・・信号入力端子、２３，２４・・
・バイアス端子兼出力端子、１０１・・・変成器手段、
１０２・・・抵抗結合形論理和回路、１０３・・・非線
形抵抗用ジョセフソンデバイス、１０４・・・抵抗、１
０５・・・ダンピング抵抗、１０６．１０７・・・信号
入力端子、１０８，１０９・・・バイアス端子、１１０
，１１１・・・出力端子、１２１・・・変成器手段の１
次巻線の電流の方向、１２２・・・変成器手段の２次巻
線の市、訛の方間、２０１・・・ＲＣＪＬ陶理和回路、
２０２、２０３．２０４・・・論理和回路を構成するジ
ョセフ３０２、３０３・・・論理和回路を構成するンヨ
セフソンデバイス、３０４・・・論理和回路を構成する
抵抗、３０５・・・第３のバイアス端子。 第　１　図 ヅ 第２懸 ＋０８ ス 第　３　凹 ＋０８ 第４圀 １４３−

Claims (1)

【特許請求の範囲】
1. 互いに電磁気的に結合した１次巻線と２次巻線とを有す
   る変成器手段と、前記２次巻線に直列に接続された抵抗
   とジョセフンンデバイスを介してに流れる電流が零に減
   少する時に前記抵抗結合形