JPS6024728A - ジヨセフソンデバイス結合ダウンエツジ検出回路 - Google Patents
ジヨセフソンデバイス結合ダウンエツジ検出回路Info
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- JPS6024728A JPS6024728A JP58131078A JP13107883A JPS6024728A JP S6024728 A JPS6024728 A JP S6024728A JP 58131078 A JP58131078 A JP 58131078A JP 13107883 A JP13107883 A JP 13107883A JP S6024728 A JPS6024728 A JP S6024728A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジピセフソンデバイスを用いた論理回路、特に
入力電流の立下りを検出するラッチ回路で、ダウンエッ
ジ検出回路として知られている回路に関するものである
。
入力電流の立下りを検出するラッチ回路で、ダウンエッ
ジ検出回路として知られている回路に関するものである
。
これまでジョセフソンデバイスを用いた論理回路として
インダクタンス結合を利用した種々の論理回路や、電流
注入によりスイッチする種々の論理回路が提案されてき
た。しかし、ジョセフソンデバイスを用いた論理回路は
、電流で回路のスイッチの断、続を制御する電流制御形
の回路であるため、否定回路を構成するのが難しいとい
う難点がある。従って入力電流の立下りを検出して結果
を貯えるラッチ回路（以下ダウンエッジ検出回路と称す
る）は、マスタスレーブ論理回路やジョセフソン記憶装
置の信号検出回路（Ｓ．Ｍ．Ｆａｒｉｓ、Ｗ．Ｈ．Ｈｅ
ｎｋｅｌｓ、Ｅ．Ａ．Ｖａｌｓａｍａｋｉｓ ａｎｄ
Ｈ．Ｈ．Ｚａｐｐｅ、ＩＢＭ Ｊ．Ｒｅｓ．Ｄｅｖｅｌ
ｏｐ．、Ｖｏｌ．２４、Ｎｏ．２、ＰＰ．１４３−ＰＰ
．１５４．Ｍａｒｃｈ １９８０）に必須となる。
インダクタンス結合を利用した種々の論理回路や、電流
注入によりスイッチする種々の論理回路が提案されてき
た。しかし、ジョセフソンデバイスを用いた論理回路は
、電流で回路のスイッチの断、続を制御する電流制御形
の回路であるため、否定回路を構成するのが難しいとい
う難点がある。従って入力電流の立下りを検出して結果
を貯えるラッチ回路（以下ダウンエッジ検出回路と称す
る）は、マスタスレーブ論理回路やジョセフソン記憶装
置の信号検出回路（Ｓ．Ｍ．Ｆａｒｉｓ、Ｗ．Ｈ．Ｈｅ
ｎｋｅｌｓ、Ｅ．Ａ．Ｖａｌｓａｍａｋｉｓ ａｎｄ
Ｈ．Ｈ．Ｚａｐｐｅ、ＩＢＭ Ｊ．Ｒｅｓ．Ｄｅｖｅｌ
ｏｐ．、Ｖｏｌ．２４、Ｎｏ．２、ＰＰ．１４３−ＰＰ
．１５４．Ｍａｒｃｈ １９８０）に必須となる。
従来、このような信号電流の立下りを検出として、２接
スイッチするダウンエッジ検出回路として、２接合量子
干渉計のしきい値特性の特徴を利用したＪＥＤ回路（Ｓ
．Ｍ．Ｆａｒｉｓ ａｎｄ Ａ．Ｄａｖｉｄｓｏｎ、Ｉ
ＥＥＥＴｒａｎｓ．Ｍａｇ．、Ｖｏｌ．ＭＡＧ−１５，
Ｎｏ．１、ＰＰ．４１６〜４１９、．ａｎ．１９７９）
や、トランスと電流注入形量子干渉計を組合せた回路や
、非対称な閾値を持つ量子干渉計を２段接続して構成し
たダウン・エッジトリガ・ワンショット回路（黒沢格、
八木昭彦、早川尚夫、第４３回応用物理学会学術講演会
講演予稿集、２８Ｐ−Ｕ−１０、ＰＰ．２７３、１９８
２）等が知られている。しかし、従来のこれらのダウン
エッジ検出回路は、インダクタンス結合によりスイッチ
する磁界結合形童子干渉計もしくは、インダクタンスと
ジョセフソンテバイスとから構成され電流の注入により
スイッチする電流注入形量子干渉計をラッチ回路として
用いるので、入力端子から見た負荷がインダクタンスと
なるため高速動作が難しいという欠点と、ラッチ回路で
信号振幅のゲインが十分取れる様にするために、量子干
渉計のインダクタンスを小さくすることができないので
、マスクパターン上でのインダクタンス部の面積が大き
くなり、回路の高集積化が難しいという欠点があった。
スイッチするダウンエッジ検出回路として、２接合量子
干渉計のしきい値特性の特徴を利用したＪＥＤ回路（Ｓ
．Ｍ．Ｆａｒｉｓ ａｎｄ Ａ．Ｄａｖｉｄｓｏｎ、Ｉ
ＥＥＥＴｒａｎｓ．Ｍａｇ．、Ｖｏｌ．ＭＡＧ−１５，
Ｎｏ．１、ＰＰ．４１６〜４１９、．ａｎ．１９７９）
や、トランスと電流注入形量子干渉計を組合せた回路や
、非対称な閾値を持つ量子干渉計を２段接続して構成し
たダウン・エッジトリガ・ワンショット回路（黒沢格、
八木昭彦、早川尚夫、第４３回応用物理学会学術講演会
講演予稿集、２８Ｐ−Ｕ−１０、ＰＰ．２７３、１９８
２）等が知られている。しかし、従来のこれらのダウン
エッジ検出回路は、インダクタンス結合によりスイッチ
する磁界結合形童子干渉計もしくは、インダクタンスと
ジョセフソンテバイスとから構成され電流の注入により
スイッチする電流注入形量子干渉計をラッチ回路として
用いるので、入力端子から見た負荷がインダクタンスと
なるため高速動作が難しいという欠点と、ラッチ回路で
信号振幅のゲインが十分取れる様にするために、量子干
渉計のインダクタンスを小さくすることができないので
、マスクパターン上でのインダクタンス部の面積が大き
くなり、回路の高集積化が難しいという欠点があった。
一方高速動作と高集積化が可能なジョセフンン回路とし
て、抵抗とジョセフソンデバイスと抵抗とで回路を構成
して、抵抗結合形回路が知られている。
て、抵抗とジョセフソンデバイスと抵抗とで回路を構成
して、抵抗結合形回路が知られている。
本発明の目的は、前述した従来のダウンエッジ検出回路
の欠点を除き高速動作と高集積化が可能なジョセフソン
デバイス結合ダウンエッジ検出回路を提供することにあ
る。
の欠点を除き高速動作と高集積化が可能なジョセフソン
デバイス結合ダウンエッジ検出回路を提供することにあ
る。
本発明によれば、互いに電磁気的に結合した一次巻線と
２次巻線とを有する変成器手段と、前記２次巻線に直列
に接続されたジョセフソンテバイスを介して接続された
抵抗とジョセフソンデバイスから構成される抵抗結合形
論理和回路とから成り、前記１次巻線に流れる電流が零
に減少する時に前記抵抗結合論理和回路の状態が変化す
ることにより前記電流のダウンエッジを検出することを
特徴とするジョセフソンデバイス結合ダウンエッジ検出
回路が得られる。
２次巻線とを有する変成器手段と、前記２次巻線に直列
に接続されたジョセフソンテバイスを介して接続された
抵抗とジョセフソンデバイスから構成される抵抗結合形
論理和回路とから成り、前記１次巻線に流れる電流が零
に減少する時に前記抵抗結合論理和回路の状態が変化す
ることにより前記電流のダウンエッジを検出することを
特徴とするジョセフソンデバイス結合ダウンエッジ検出
回路が得られる。
以下図面を参照して本発明のさらに詳細な説明を行なう
。
。
第１図は１従来から知られている電流注入形量子干渉計
を用いたダウンエツジ侠出回路として、ジョセフソン記
憶装置のセンスバスに用いられているダウンエッジ検出
回路を示したものである。
を用いたダウンエツジ侠出回路として、ジョセフソン記
憶装置のセンスバスに用いられているダウンエッジ検出
回路を示したものである。
第１図の回路は、ジョセフソンデバイス１１．１２とイ
ンダクタンス１３．１４とで構成される電流注入形量子
干渉計１５と、１次巻線と２次巻線を持つ変成器１６と
、変成器１６の２次巻線の一方の端子に互いに直列に接
続されたジョセフソンデバイス１７と抵抗１８と、変成
器１６の２次巻線の他方の端子に直接抵抗されジョセフ
ソンデバイス１７と変成器１６とで閉回路を構成する様
に配置された抵抗１９とで構成されている。変成器１６
の１次巻線は端子２１．２２を通してセンス線に接続さ
れ、端子２３．２４とから電流注入形電子干渉計１５に
バイアス電流が供給される。
ンダクタンス１３．１４とで構成される電流注入形量子
干渉計１５と、１次巻線と２次巻線を持つ変成器１６と
、変成器１６の２次巻線の一方の端子に互いに直列に接
続されたジョセフソンデバイス１７と抵抗１８と、変成
器１６の２次巻線の他方の端子に直接抵抗されジョセフ
ソンデバイス１７と変成器１６とで閉回路を構成する様
に配置された抵抗１９とで構成されている。変成器１６
の１次巻線は端子２１．２２を通してセンス線に接続さ
れ、端子２３．２４とから電流注入形電子干渉計１５に
バイアス電流が供給される。
以上の説明から明らかな様に、従来の量子干渉計を用い
たダウンエッジ検出回路は、インダクタンス１３．１４
を必要とするため高速動作が難しく、かつインダクタン
ス部があるため高集積化が難しいという欠点があった。
たダウンエッジ検出回路は、インダクタンス１３．１４
を必要とするため高速動作が難しく、かつインダクタン
ス部があるため高集積化が難しいという欠点があった。
第２図は、本発明の原理を説明するためのジョセフソン
デバイス結合ダウンエッジ検出回路のブロック図を模式
的に示したものである。本発明によるジョセフソンデバ
イス結合ダウンエッジ検出回路は、１次巻線と２次巻線
を持つ変成器手段１０１と、抵抗とジョセフソンデバイ
スとから構成される抵抗結合形論理和回路１０２と、変
成器手段１０１の２次巻線と抵抗結合形論理和回路１０
２の入力端子との間に直列に接続されたジョセフソンデ
バイス１０３とで構成される。入力信号は端子１０４，
１０５に加えられ変成器手段１０１の１次巻線を付勢す
る。
デバイス結合ダウンエッジ検出回路のブロック図を模式
的に示したものである。本発明によるジョセフソンデバ
イス結合ダウンエッジ検出回路は、１次巻線と２次巻線
を持つ変成器手段１０１と、抵抗とジョセフソンデバイ
スとから構成される抵抗結合形論理和回路１０２と、変
成器手段１０１の２次巻線と抵抗結合形論理和回路１０
２の入力端子との間に直列に接続されたジョセフソンデ
バイス１０３とで構成される。入力信号は端子１０４，
１０５に加えられ変成器手段１０１の１次巻線を付勢す
る。
抵抗結合形論理和回路（Ｊ．Ｓｏｎｅ，Ｔ，Ｙｏｓｈｉ
ｄａａｎｄＨ．Ａｂｅ，Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ
．４０，Ｎｏ．８，ＰＰ、７４１−７４４．１９８２）
や公知のＪＡＷＳ論理和回路（Ｔ．Ａ．Ｆｕｌｔｏｎ、
Ｓ．Ｓ．Ｐｅｉ ａｎｄ Ｌ．Ｎ．Ｄｕｎｋｌｅ−ｂｅ
ｒｇｅｒ、Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、Ｖｏｌ．３
４，Ｎｏ．１０，ＰＰ．７０９−ｐｐ．７１１，１９７
９）等の抵抗結合形論理和回路で構成され、端子１０６
．１０７からバイアス電流の供給を受け、端子１０８．
１０９へ出力信号を送り出す。
ｄａａｎｄＨ．Ａｂｅ，Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ
．４０，Ｎｏ．８，ＰＰ、７４１−７４４．１９８２）
や公知のＪＡＷＳ論理和回路（Ｔ．Ａ．Ｆｕｌｔｏｎ、
Ｓ．Ｓ．Ｐｅｉ ａｎｄ Ｌ．Ｎ．Ｄｕｎｋｌｅ−ｂｅ
ｒｇｅｒ、Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、Ｖｏｌ．３
４，Ｎｏ．１０，ＰＰ．７０９−ｐｐ．７１１，１９７
９）等の抵抗結合形論理和回路で構成され、端子１０６
．１０７からバイアス電流の供給を受け、端子１０８．
１０９へ出力信号を送り出す。
ショセフンンデバイス１０３は、変成器手段１０１の１
次巻線を流れる入力信号の電流が、矢印１２１方向に向
って零から増大する時に２次巻線に矢印１２２方向に誘
起される２次電流が閾値に達した時点で抵抗状態ヘスイ
ッチし、変成器手段１０１の２次巻線の電流を減衰させ
、続いて入力信号電流が規定値又は最大値から零に減少
する時には抵抗零状態にスイッチしてその状態を保持し
て抵抗結合形論理和回路１０２をスイッチさせる非線形
抵抗として働く。なお、抵抗結合形論理和回路１０２は
、必要により第３．第４のバイアス端子が付加され負の
バイアス電流等が供給されても良い。
次巻線を流れる入力信号の電流が、矢印１２１方向に向
って零から増大する時に２次巻線に矢印１２２方向に誘
起される２次電流が閾値に達した時点で抵抗状態ヘスイ
ッチし、変成器手段１０１の２次巻線の電流を減衰させ
、続いて入力信号電流が規定値又は最大値から零に減少
する時には抵抗零状態にスイッチしてその状態を保持し
て抵抗結合形論理和回路１０２をスイッチさせる非線形
抵抗として働く。なお、抵抗結合形論理和回路１０２は
、必要により第３．第４のバイアス端子が付加され負の
バイアス電流等が供給されても良い。
第３図は、第２図の抵抗結合形論理和回路１０２に前述
した公知のＲＣＪＬ論理和回路を用いた本発明によるジ
ョセフソンデバイス結合ダウンエッジ検出回路の第１の
実施例を示したものである。第１の実施例で、第２図の
回路素子と同一の素子は同じ番号で示してあり同じ機能
を持つ。第１の実施例では、抵抗結合形論理和回路とし
て、３個のジョセフソンデバイス２０２〜２０４と抵抗
２０５〜２０８とから構成される３接合ＲＣＪＬ論理回
路２０１を用いている。
した公知のＲＣＪＬ論理和回路を用いた本発明によるジ
ョセフソンデバイス結合ダウンエッジ検出回路の第１の
実施例を示したものである。第１の実施例で、第２図の
回路素子と同一の素子は同じ番号で示してあり同じ機能
を持つ。第１の実施例では、抵抗結合形論理和回路とし
て、３個のジョセフソンデバイス２０２〜２０４と抵抗
２０５〜２０８とから構成される３接合ＲＣＪＬ論理回
路２０１を用いている。
第１の実施例におけるダウンエッジ検出の動作は以下の
様にして行なわれる。先ず入力信号が加わる前に、ＲＣ
ＪＬ論理和回路２０１は、端子１０６から端子１０７の
向きにバイアス電流が付勢されている。バイアス電流値
は、入力信号電流の大きさとダウンエッジ検出回路の各
素子の値を考慮して設定される。次に端子１０４，１０
５に加えられる入力信号の電流が零から矢印１２１方向
に増大すると、変成器手段１０１の２次巻線に矢印１２
２方向に２次電流が誘起される。この２次電流は、ＲＣ
ＪＬ論理和回路２０１のスイッチングゲートであるジョ
セフソンデバイス２０３，２０４をバイアス電流とは逆
向きに流れるのでジョセフソンデバイス２０３，２０４
はスイッチせず、従ってＲＣＪＬ論理和回路もスイッチ
しない。一方、ジョセフソンデバイス１０３の臨界電流
値は、ジョセフソンデバイス１０３を流れる２次電流の
最大値より小さい値に設定されているので、２次電流の
立上りの途中でジョセフソンデバイス１０３は抵抗状態
ヘスイッチし、２次電流を変成器手段１０１の２次巻線
のインダクタンスとジョセフソンデバイス１０３の抵抗
状態での等価容量と等価抵抗とでほぼ規定される時定数
で零に減衰させる。変成器手段１０１の２次電流がほぼ
零に減衰した後、入力信号の電流を減少させると、変成
器手段１０１の２次巻線には矢印１２２で示される方向
と反対方向に２次電流が誘起される。この２次電流は、
ジョセフソンデバイス１０３に以前と逆方向に加わり、
ジョセフソンデバイス１０３を抵抗零状態ヘリセットさ
せる。この時の２次電流は、ＲＣＪＬ論理和回路２０１
のスイッチングゲートであるジョセフソンデバイス２０
３．２０４をバイアス電流と同一方向に流れる。
様にして行なわれる。先ず入力信号が加わる前に、ＲＣ
ＪＬ論理和回路２０１は、端子１０６から端子１０７の
向きにバイアス電流が付勢されている。バイアス電流値
は、入力信号電流の大きさとダウンエッジ検出回路の各
素子の値を考慮して設定される。次に端子１０４，１０
５に加えられる入力信号の電流が零から矢印１２１方向
に増大すると、変成器手段１０１の２次巻線に矢印１２
２方向に２次電流が誘起される。この２次電流は、ＲＣ
ＪＬ論理和回路２０１のスイッチングゲートであるジョ
セフソンデバイス２０３，２０４をバイアス電流とは逆
向きに流れるのでジョセフソンデバイス２０３，２０４
はスイッチせず、従ってＲＣＪＬ論理和回路もスイッチ
しない。一方、ジョセフソンデバイス１０３の臨界電流
値は、ジョセフソンデバイス１０３を流れる２次電流の
最大値より小さい値に設定されているので、２次電流の
立上りの途中でジョセフソンデバイス１０３は抵抗状態
ヘスイッチし、２次電流を変成器手段１０１の２次巻線
のインダクタンスとジョセフソンデバイス１０３の抵抗
状態での等価容量と等価抵抗とでほぼ規定される時定数
で零に減衰させる。変成器手段１０１の２次電流がほぼ
零に減衰した後、入力信号の電流を減少させると、変成
器手段１０１の２次巻線には矢印１２２で示される方向
と反対方向に２次電流が誘起される。この２次電流は、
ジョセフソンデバイス１０３に以前と逆方向に加わり、
ジョセフソンデバイス１０３を抵抗零状態ヘリセットさ
せる。この時の２次電流は、ＲＣＪＬ論理和回路２０１
のスイッチングゲートであるジョセフソンデバイス２０
３．２０４をバイアス電流と同一方向に流れる。
ジョセフソンデバイス２０３．２０４の磁界電流値は、
バイアス電流と２次電流の最大値との和より小さく設定
されているので、２次電流がさらに増大して最大値に達
する以前にジョセフソンデバイス２０３、２０４は抵抗
状態ヘスイッチする。即ちＲＣＪＬ論理和回路２０１は
、入力信号電流の立下り時に誘起される２次電流で抵抗
状態へスイッチする様に設計される。ジョセフソンデバ
イス２０３．２０４が抵抗状態へスイッチすると、統い
てジョセフソンデバイス２０２が抵抗状態へスイッチし
、出力端子１０８．１０９に出力信号が現われる。
バイアス電流と２次電流の最大値との和より小さく設定
されているので、２次電流がさらに増大して最大値に達
する以前にジョセフソンデバイス２０３、２０４は抵抗
状態ヘスイッチする。即ちＲＣＪＬ論理和回路２０１は
、入力信号電流の立下り時に誘起される２次電流で抵抗
状態へスイッチする様に設計される。ジョセフソンデバ
イス２０３．２０４が抵抗状態へスイッチすると、統い
てジョセフソンデバイス２０２が抵抗状態へスイッチし
、出力端子１０８．１０９に出力信号が現われる。
ジョセフソンデバイス２０２〜２０４がスイッチした後
、変成器手段１０１の２次電流は、抵抗２０５とジョセ
フソンデバイス１０３の直列回路で零に減衰される。こ
こで出力信号は、場合により端子１０６、１０７から取
り出すことも可能である。
、変成器手段１０１の２次電流は、抵抗２０５とジョセ
フソンデバイス１０３の直列回路で零に減衰される。こ
こで出力信号は、場合により端子１０６、１０７から取
り出すことも可能である。
なお、このダウンエッジ検出回路のリセットはジョセフ
ソンデバイスを用いた回路で公知の手段即ちバイアス電
流を零にする手段によって同様に行なわれる。一方、変
成器手段１０１の２次巻線とジョセフソンデバイス１０
３，２０２，２０３とで形成される閉ループへ初期的に
トラップされる磁束は、論理和回路２０１を１度スイッ
チさせる初期リセット動作を行うことにより除くことが
できる。この初期リセット動作は、疑似入力信号を端子
１０４、１０５に加えるか、又は十分大きいバイアス電
流を端子１０６，１０７に加えることによって行える。
ソンデバイスを用いた回路で公知の手段即ちバイアス電
流を零にする手段によって同様に行なわれる。一方、変
成器手段１０１の２次巻線とジョセフソンデバイス１０
３，２０２，２０３とで形成される閉ループへ初期的に
トラップされる磁束は、論理和回路２０１を１度スイッ
チさせる初期リセット動作を行うことにより除くことが
できる。この初期リセット動作は、疑似入力信号を端子
１０４、１０５に加えるか、又は十分大きいバイアス電
流を端子１０６，１０７に加えることによって行える。
以上の説明において、入力信号電流の立上り時にジョセ
フソンデバイス１０３がジョセフソンデバイス２０２よ
り先にスイッチするとして説明したが逆に入力信号電流
の立上り時にジョセフソンデバイス２０２が先にスイッ
チしても前述と同様の結果が得られる。ジョセフソンデ
バイス２０２が先にスイッチする場合には、変成器手段
１０１の２次巻線の矢印１２２方向の２次電流は、ジョ
セフソンデバイス１０３と抵抗２０５との直列回路で決
まる時定数で零に減衰する。続いて、入力信号電流が立
下る時には、ジョセフソンデバイス２０２は、抵抗状態
から抵抗零状態に復帰し、前述と同一の動作が得られる
。
フソンデバイス１０３がジョセフソンデバイス２０２よ
り先にスイッチするとして説明したが逆に入力信号電流
の立上り時にジョセフソンデバイス２０２が先にスイッ
チしても前述と同様の結果が得られる。ジョセフソンデ
バイス２０２が先にスイッチする場合には、変成器手段
１０１の２次巻線の矢印１２２方向の２次電流は、ジョ
セフソンデバイス１０３と抵抗２０５との直列回路で決
まる時定数で零に減衰する。続いて、入力信号電流が立
下る時には、ジョセフソンデバイス２０２は、抵抗状態
から抵抗零状態に復帰し、前述と同一の動作が得られる
。
第２図の抵抗結合形論理和回路１０２として、前述した
公知のＪＡＷＳ論理和回路を用いた本発明によるジョセ
フソンデバイス結合ダウンエッジ検出回路の第２の実施
例を第４図に示す。ＪＡＷＳ論理和回路３０１は、２個
のジョセフソンデバイス３０２、３０３と抵抗３０４と
第３のバイアス端子３０５とで構成される。ＪＡＷＳ論
理和回路３０１を用いたダウンエッジ検出回路の第２の
実施例の動作は第１の実施例と全く同様にして行なわれ
る。即ち入力信号電流の立上り時に、変成器手段１０１
の２次巻線に誘起される矢印１２２方向の２次電流は、
ＪＡＷＳ論理和回路３０１のスイッチングゲートである
ジョセフソンデバイス３０３をバイアス電流と逆方向に
流れるのでＪＡＷＳ論理和回路３０１をスイッチさせな
い。続いて、入力信号電流の立下り時に変成器手段１０
１の２次巻線に誘起される２次電流は、矢印１２２方向
と逆方向になりジョセフソンデバイス３０３をバイアス
電流と同一方向に流れ、２次電流とバイアス電流との和
がジョセフソンデバイス３０３の閾値に達した時点でジ
ョセフソンデバイス３０３を抵抗状態ヘスイッチさせる
。ジョセフソンデバイス３０３のスイッチによりジョセ
フソンデバイス３０２は、抵抗状態ヘスイッチし端子１
０８．１０９へ出力信号を送り出す。入力信号電流の信
号の立上り時及び立下り時におけるジョセフソンデバイ
ス１０３と変成器手段１０１の動作、及び回路のリセッ
ト動作とトラップされた磁束の除去は、第１の実施例と
同一である。
公知のＪＡＷＳ論理和回路を用いた本発明によるジョセ
フソンデバイス結合ダウンエッジ検出回路の第２の実施
例を第４図に示す。ＪＡＷＳ論理和回路３０１は、２個
のジョセフソンデバイス３０２、３０３と抵抗３０４と
第３のバイアス端子３０５とで構成される。ＪＡＷＳ論
理和回路３０１を用いたダウンエッジ検出回路の第２の
実施例の動作は第１の実施例と全く同様にして行なわれ
る。即ち入力信号電流の立上り時に、変成器手段１０１
の２次巻線に誘起される矢印１２２方向の２次電流は、
ＪＡＷＳ論理和回路３０１のスイッチングゲートである
ジョセフソンデバイス３０３をバイアス電流と逆方向に
流れるのでＪＡＷＳ論理和回路３０１をスイッチさせな
い。続いて、入力信号電流の立下り時に変成器手段１０
１の２次巻線に誘起される２次電流は、矢印１２２方向
と逆方向になりジョセフソンデバイス３０３をバイアス
電流と同一方向に流れ、２次電流とバイアス電流との和
がジョセフソンデバイス３０３の閾値に達した時点でジ
ョセフソンデバイス３０３を抵抗状態ヘスイッチさせる
。ジョセフソンデバイス３０３のスイッチによりジョセ
フソンデバイス３０２は、抵抗状態ヘスイッチし端子１
０８．１０９へ出力信号を送り出す。入力信号電流の信
号の立上り時及び立下り時におけるジョセフソンデバイ
ス１０３と変成器手段１０１の動作、及び回路のリセッ
ト動作とトラップされた磁束の除去は、第１の実施例と
同一である。
以上説明した様に、本発明による
ジョセフソンデバイス結合ダウンエッジ検出回路は、抵
抗結合形論理和回路と変成器手段とを組合せ、１次巻線
の信号電流の立上り時に２次巻線側に誘起される２次電
流の方向を抵抗結合形論理和回路のバイアス電流と逆向
きにして抵抗結合形論理和回路を２次電流に不感応とし
、かつジョセフソンデバイスで構成される非線形な抵抗
を挿入して２次電流を減衰させることにより、続いて信
号電流が立下る時に２次巻線側に信号電流の立上り時と
逆向きの２次電流が流れる様にし、この逆向きの２次電
流を抵抗結合形論理和回路のバイアス電流に加算して抵
抗結合形論理和回路をスイッチさせて信号電流のダウン
エッジを検出すること、及び抵抗結合形論理和回路を用
いて回路の高速動作と高集積化を計ることを特徴とした
ものである。
抗結合形論理和回路と変成器手段とを組合せ、１次巻線
の信号電流の立上り時に２次巻線側に誘起される２次電
流の方向を抵抗結合形論理和回路のバイアス電流と逆向
きにして抵抗結合形論理和回路を２次電流に不感応とし
、かつジョセフソンデバイスで構成される非線形な抵抗
を挿入して２次電流を減衰させることにより、続いて信
号電流が立下る時に２次巻線側に信号電流の立上り時と
逆向きの２次電流が流れる様にし、この逆向きの２次電
流を抵抗結合形論理和回路のバイアス電流に加算して抵
抗結合形論理和回路をスイッチさせて信号電流のダウン
エッジを検出すること、及び抵抗結合形論理和回路を用
いて回路の高速動作と高集積化を計ることを特徴とした
ものである。
よって、本発明は、抵抗結合形論理和回路として第１及
び第２の実施例で示したＲＣＪＬ論理和回路及びＪＡＷ
Ｓ論理和回路以外のＤＣＬ論理回路（Ｔ．Ｒ．Ｇｈｅｅ
ｗａｌａ ａｎｄ Ａ．Ｍｕｋｈｅｒｊｅｅｉ“Ｊｏｓ
ｅｐｈｓｏｎｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ｌｏｇｉ
ｃ（ＤＣＬ）、”ＩＥＤＭ １９７９Ｔｅｃｈ、Ｄｉｇ
、ＰＰ、４８２（１９７９）や４ＪＬ回路（Ｓ．Ｔａｋ
ａｄａ、Ｓ、Ｋｏｓａｋａ、ａｎｄ Ｈ．Ｈａｙａｋａ
ｗａ；“ＣｕｒｒｅｎｔＩｎｊｅｃｔｉｏｎ Ｌｏｇｉ
ｃ Ｇａｔｅ ｗｉｔｈ Ｆｏｕｒ Ｊｏｓｅｐｈ−ｓ
ｏｎ Ｊｕｎｃｔｉｏｎｓ、”Ｊａｐａｎ．Ｊ．Ａｐｐ
ｌ．ｐｈｙｓ．，Ｓｕｐｐｉ．１９−１，ｐｐ．６０７
（１９８０））等の公知の抵抗結合形論理和回路を用い
た他の実施例をも含むもので、これらの場合においても
、第１及び第２の実施例と同様に本発明の高速動作と高
集積化の目的が達成される。
び第２の実施例で示したＲＣＪＬ論理和回路及びＪＡＷ
Ｓ論理和回路以外のＤＣＬ論理回路（Ｔ．Ｒ．Ｇｈｅｅ
ｗａｌａ ａｎｄ Ａ．Ｍｕｋｈｅｒｊｅｅｉ“Ｊｏｓ
ｅｐｈｓｏｎｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ｌｏｇｉ
ｃ（ＤＣＬ）、”ＩＥＤＭ １９７９Ｔｅｃｈ、Ｄｉｇ
、ＰＰ、４８２（１９７９）や４ＪＬ回路（Ｓ．Ｔａｋ
ａｄａ、Ｓ、Ｋｏｓａｋａ、ａｎｄ Ｈ．Ｈａｙａｋａ
ｗａ；“ＣｕｒｒｅｎｔＩｎｊｅｃｔｉｏｎ Ｌｏｇｉ
ｃ Ｇａｔｅ ｗｉｔｈ Ｆｏｕｒ Ｊｏｓｅｐｈ−ｓ
ｏｎ Ｊｕｎｃｔｉｏｎｓ、”Ｊａｐａｎ．Ｊ．Ａｐｐ
ｌ．ｐｈｙｓ．，Ｓｕｐｐｉ．１９−１，ｐｐ．６０７
（１９８０））等の公知の抵抗結合形論理和回路を用い
た他の実施例をも含むもので、これらの場合においても
、第１及び第２の実施例と同様に本発明の高速動作と高
集積化の目的が達成される。
第１図は、従来から知られているダウンエッジ検出回路
の一例として電流注入形量子干渉計を用いた記憶装置の
センスバスの一部を示したもの、第２図は本発明の原理
を示すための本発明によるジョセフソンデバイス結合ダ
ウンエッジ検出回路のブロック図の模式図、第３図は本
発明によるジョセフソンデバイス結合ダウンエッジ検出
回路の第１の実施例、第４図は同じく第２の実施例を示
したものである。 図において、 １１、１２、１７・・・・・・ジョセフソンデバイス、
１３、１４・・・・・・・・・インダクタンス、１５・
・・・・・量子干渉計、１６・・・・・・変成器、１８
．１９・・・・・・抵抗、２１．、２２・・・・・・信
号入力端子、２３、２４・・・・・・バイアス端子兼出
力端子、１０１・・・・・・変成器手段、１０２・・・
・・・抵抗結合形論理和回路、１０３・・・・・・非線
形抵抗用ジョセフソンデバイス、１０４、１０５・・・
・・・信号入力端子、１０６、１０７・・・・・・バイ
アス端子、１０８、１０９・・・・・・出力端子、１２
１・・・・・・変成器手段の１次巻線の電流の方向、１
２２・・・・・・変成器手段の２次巻線の電流の方向、
２０１・・・・・ＲＣＪＬ論理和回路、２０２．２０３
．２０４・・・・・・論理和回路を構成するジョセフソ
ンデバイス、２０５．２０６．２０７、２０８・・・・
・・論理和回路を構成する抵抗、３０１・・・・・・Ｊ
ＡＷＳ論理和回路、３０２．３０３・・・・・・論理和
回路を構成するジョセフソンデバイス、３０４・・・・
・・論理和回路を構成する抵抗、３０５・・・・・・第
３のバイアス端子。 才１図 ３ ？ ２ 図 １θり オ ３ 図 オ η 図 背′ ＩＬＪ’／
の一例として電流注入形量子干渉計を用いた記憶装置の
センスバスの一部を示したもの、第２図は本発明の原理
を示すための本発明によるジョセフソンデバイス結合ダ
ウンエッジ検出回路のブロック図の模式図、第３図は本
発明によるジョセフソンデバイス結合ダウンエッジ検出
回路の第１の実施例、第４図は同じく第２の実施例を示
したものである。 図において、 １１、１２、１７・・・・・・ジョセフソンデバイス、
１３、１４・・・・・・・・・インダクタンス、１５・
・・・・・量子干渉計、１６・・・・・・変成器、１８
．１９・・・・・・抵抗、２１．、２２・・・・・・信
号入力端子、２３、２４・・・・・・バイアス端子兼出
力端子、１０１・・・・・・変成器手段、１０２・・・
・・・抵抗結合形論理和回路、１０３・・・・・・非線
形抵抗用ジョセフソンデバイス、１０４、１０５・・・
・・・信号入力端子、１０６、１０７・・・・・・バイ
アス端子、１０８、１０９・・・・・・出力端子、１２
１・・・・・・変成器手段の１次巻線の電流の方向、１
２２・・・・・・変成器手段の２次巻線の電流の方向、
２０１・・・・・ＲＣＪＬ論理和回路、２０２．２０３
．２０４・・・・・・論理和回路を構成するジョセフソ
ンデバイス、２０５．２０６．２０７、２０８・・・・
・・論理和回路を構成する抵抗、３０１・・・・・・Ｊ
ＡＷＳ論理和回路、３０２．３０３・・・・・・論理和
回路を構成するジョセフソンデバイス、３０４・・・・
・・論理和回路を構成する抵抗、３０５・・・・・・第
３のバイアス端子。 才１図 ３ ？ ２ 図 １θり オ ３ 図 オ η 図 背′ ＩＬＪ’／
Claims (1)
- 互いに電磁気的に結合した１次巻線と２次巻線とを有す
る変成器手段と、前記２次巻線に直列に接続されたジョ
セフソンデバイスを介して接続された抵抗とジョセフソ
ンデバイスから構成される抵抗結合形論理和回路とから
成り、前記１次巻線に流れる電流が零に減少する時に前
記抵抗結合形論理和回路の状態が変化することにより前
記電流のダウンエッジを検出することを特徴とするジョ
セフソンデバイス結合ダウンエッジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131078A JPS6024728A (ja) | 1983-07-20 | 1983-07-20 | ジヨセフソンデバイス結合ダウンエツジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131078A JPS6024728A (ja) | 1983-07-20 | 1983-07-20 | ジヨセフソンデバイス結合ダウンエツジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024728A true JPS6024728A (ja) | 1985-02-07 |
Family
ID=15049469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131078A Pending JPS6024728A (ja) | 1983-07-20 | 1983-07-20 | ジヨセフソンデバイス結合ダウンエツジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024728A (ja) |
-
1983
- 1983-07-20 JP JP58131078A patent/JPS6024728A/ja active Pending
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