JPS6024730A - ジヨセフソンデバイスを用いたダウンエツジ検出回路 - Google Patents
ジヨセフソンデバイスを用いたダウンエツジ検出回路Info
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- JPS6024730A JPS6024730A JP58131080A JP13108083A JPS6024730A JP S6024730 A JPS6024730 A JP S6024730A JP 58131080 A JP58131080 A JP 58131080A JP 13108083 A JP13108083 A JP 13108083A JP S6024730 A JPS6024730 A JP S6024730A
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- 238000004804 winding Methods 0.000 claims abstract description 34
- 238000005397 spin echo fourier transformation Methods 0.000 claims 1
- 238000013016 damping Methods 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 238000003708 edge detection Methods 0.000 description 11
- 229940090044 injection Drugs 0.000 description 9
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 241001442654 Percnon planissimum Species 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001079 digestive effect Effects 0.000 description 1
- 230000009189 diving Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジＳセフソンデバイスを用いた論理回路、特に
入力電流の立下りを検出するラッチ回路で、ダウンエツ
ジ検出回路として知られている回路に°関するものであ
る。
入力電流の立下りを検出するラッチ回路で、ダウンエツ
ジ検出回路として知られている回路に°関するものであ
る。
これまでジ胃セフンンデバイスを用いた論理回路として
インダクタンス結合を利用した種々の論理回路や、電流
注入によりスイッチする種々の論理回路が提案されてき
た。しかし、ジ６セフソンデバイスを用いた論理回路は
、電流で回路のスイッチの断、続を制御する電流制御形
の回路であるため、否定回路を構成するのが離しいとい
う難点がある。従って入力電流の立下りを検出して結果
を貯えるラッチ回路（以下ダウンエツジ検出回路と称す
る）は、マスクスレーブ論理回路やジ側セフソン記憶装
置の信号検出回路（Ｓ、Ｍ、Ｆａｒｉｓ＋Ｗ、 Ｈ，Ｈ
ｅｎｋｅ Ｉ ｓ、 Ｅ、んＶｉｌｓａｍａｋｉｓ ａ
ｎｄ Ｈ，Ｈ。
インダクタンス結合を利用した種々の論理回路や、電流
注入によりスイッチする種々の論理回路が提案されてき
た。しかし、ジ６セフソンデバイスを用いた論理回路は
、電流で回路のスイッチの断、続を制御する電流制御形
の回路であるため、否定回路を構成するのが離しいとい
う難点がある。従って入力電流の立下りを検出して結果
を貯えるラッチ回路（以下ダウンエツジ検出回路と称す
る）は、マスクスレーブ論理回路やジ側セフソン記憶装
置の信号検出回路（Ｓ、Ｍ、Ｆａｒｉｓ＋Ｗ、 Ｈ，Ｈ
ｅｎｋｅ Ｉ ｓ、 Ｅ、んＶｉｌｓａｍａｋｉｓ ａ
ｎｄ Ｈ，Ｈ。
Ｚａｐｐｅ、 ｊ、ＢＭ Ｊ、 Ｒｅｓ、 Ｄｅｖｅｌ
ｏｐ、＋ Ｖｏｌ 、２４ｒ Ｎａ２゜ＰＰ、 １４３
−ＰＰ、 １５４． Ｍａｒｃｈ １９８０）に必須と
なる。
ｏｐ、＋ Ｖｏｌ 、２４ｒ Ｎａ２゜ＰＰ、 １４３
−ＰＰ、 １５４． Ｍａｒｃｈ １９８０）に必須と
なる。
従来、このような信号電流の立下りを検出してスイッチ
するダウンエツジ検出回路として、２接合量子干渉計の
しきい値特性の特徴を利用したＪＨＤ回路（Ｓ、 Ｍ、
Ｆａｒｉｓ ａｎｄ Ａ４Ｄａｖｉｄｓｏｎ。
するダウンエツジ検出回路として、２接合量子干渉計の
しきい値特性の特徴を利用したＪＨＤ回路（Ｓ、 Ｍ、
Ｆａｒｉｓ ａｎｄ Ａ４Ｄａｖｉｄｓｏｎ。
ＩＥＥＥ Ｔｒａｎｓ、Ｎｉａｇ、、Ｖｏｌ、ＭＡＧ−
１５、ＮＬ］、、ＰＰ ４１６−４１９． Ｊａｎ、１
９７９ ）や、トランスと電流注入形量子干渉計を組合
せた回路や、非対称な閾値を持つ量子干渉計を２段接続
して構成したダウン−エツジトリ力・ワンシｅット回路
（黒沢格、八木昭彦、早用尚夫、第４３回応用物理学会
学術崎演会購演予稿集％ ２８Ｐ ’［Ｊ １０．ＰＰ
、２７３．１９８２）等が知られている。しかし、従来
のこれらのダウンエツジ検出回路は、インダクタンス結
合によりスイッチする磁界結合形貸子干渉組もしくは、
インダクタンスとジ嘗セフソンデバイスとから構成され
電流の注入によりスイッチする電流注入形立子干渉計を
ラッチ回路として用いるので、入力端子から児た負荷が
インダクタンスとなるため高速動作が離しいという欠点
と、ラッチ回路で信号振幅のゲインが十分取れる様にす
るために、量子干渉計のインダクタンスを小さくするこ
とができないので１マスクパターン上でのインダクタン
ス部の面積が大きくなり、回路の１％集積化が鵡しい欠
点があった。
１５、ＮＬ］、、ＰＰ ４１６−４１９． Ｊａｎ、１
９７９ ）や、トランスと電流注入形量子干渉計を組合
せた回路や、非対称な閾値を持つ量子干渉計を２段接続
して構成したダウン−エツジトリ力・ワンシｅット回路
（黒沢格、八木昭彦、早用尚夫、第４３回応用物理学会
学術崎演会購演予稿集％ ２８Ｐ ’［Ｊ １０．ＰＰ
、２７３．１９８２）等が知られている。しかし、従来
のこれらのダウンエツジ検出回路は、インダクタンス結
合によりスイッチする磁界結合形貸子干渉組もしくは、
インダクタンスとジ嘗セフソンデバイスとから構成され
電流の注入によりスイッチする電流注入形立子干渉計を
ラッチ回路として用いるので、入力端子から児た負荷が
インダクタンスとなるため高速動作が離しいという欠点
と、ラッチ回路で信号振幅のゲインが十分取れる様にす
るために、量子干渉計のインダクタンスを小さくするこ
とができないので１マスクパターン上でのインダクタン
ス部の面積が大きくなり、回路の１％集積化が鵡しい欠
点があった。
一方高速動作と高集積化が可能なジ１セフソン回路とし
て、抵抗とジョセフソンデバイスと抵抗とで回路を構成
して、抵抗結合形回路が知られている。
て、抵抗とジョセフソンデバイスと抵抗とで回路を構成
して、抵抗結合形回路が知られている。
本発明の目的は、前述した従来のダウンエラえ一本発明
によれば、互いに畜１磁気的に結合した１次巻線と２次
巻線とを有する変成器手段と、前記２次巻線に直列に接
続されたジ四セフンンデバイスを介して接続された抵抗
とジ、セフンンデバイスから構成される抵抗結合形論理
和回路と、前記ジョセフソンデバイスに並列に接続され
た抵抗とから成り、前記１次巻線に流れる電流が零に減
少する時に前記抵抗結合形論理第１回路の状態が変化ン
エッジ検出回路が得られる０ １目ゝ＼ｊｕｔ’以下図
面を参照して本発明のさらに詳細な説明を行なう。
によれば、互いに畜１磁気的に結合した１次巻線と２次
巻線とを有する変成器手段と、前記２次巻線に直列に接
続されたジ四セフンンデバイスを介して接続された抵抗
とジ、セフンンデバイスから構成される抵抗結合形論理
和回路と、前記ジョセフソンデバイスに並列に接続され
た抵抗とから成り、前記１次巻線に流れる電流が零に減
少する時に前記抵抗結合形論理第１回路の状態が変化ン
エッジ検出回路が得られる０ １目ゝ＼ｊｕｔ’以下図
面を参照して本発明のさらに詳細な説明を行なう。
第１図は１従米から知られている電流注入形量子干渉計
を用いたダウンエツジ検出回路として、ジ璽セフンン記
憶装置のセンスバスに用いられているダウンエツジ検出
回路を示したものである。
を用いたダウンエツジ検出回路として、ジ璽セフンン記
憶装置のセンスバスに用いられているダウンエツジ検出
回路を示したものである。
第１図の回路は、ジ璽セフソンデバイスｌｉ、１２とイ
ンダクタンス１３．１４とで構成される電流注入形怠子
干渉計１５と、１次巻線と２次巻線を持つ変成器１６と
、変成器１６の２次巻線の一方の端子に互いに直列に接
続されたジ５セフンンデバイス１７と抵抗１８と、変成
器１６の２次巻線の他方の端子に直接接続されジｎセフ
ソンデバイス１７と変成器１６とで閉回路を構成する様
に配置された抵抗１９とで構成されている。変成器１６
の１次巻線は端子２ｉ、２２を通してセンス線に接ｂ】
され、端子部、２４とから電流注入形に子干渉計１５に
バイアス′縫流が供給される。以上の説明から明らかな
様に、従来の量子干渉計を用（たダウンエツジ検出回路
は、インダクタンス１３． １４を必要とするため高速
動作が難しく、かつインダクタンス部があるため高集積
化が難しる抵抗結合形論理和回路１０２と、変成器手段
１０１の２次巻線と抵抗結合形論理和回路ｊ０２の入力
端子との間に直列に接続されたジ・セフソンデバイス１
０３と、ジにセフンンデバイス１０３に並列に接続され
た抵抗ＩＱ４とで構成される。
ンダクタンス１３．１４とで構成される電流注入形怠子
干渉計１５と、１次巻線と２次巻線を持つ変成器１６と
、変成器１６の２次巻線の一方の端子に互いに直列に接
続されたジ５セフンンデバイス１７と抵抗１８と、変成
器１６の２次巻線の他方の端子に直接接続されジｎセフ
ソンデバイス１７と変成器１６とで閉回路を構成する様
に配置された抵抗１９とで構成されている。変成器１６
の１次巻線は端子２ｉ、２２を通してセンス線に接ｂ】
され、端子部、２４とから電流注入形に子干渉計１５に
バイアス′縫流が供給される。以上の説明から明らかな
様に、従来の量子干渉計を用（たダウンエツジ検出回路
は、インダクタンス１３． １４を必要とするため高速
動作が難しく、かつインダクタンス部があるため高集積
化が難しる抵抗結合形論理和回路１０２と、変成器手段
１０１の２次巻線と抵抗結合形論理和回路ｊ０２の入力
端子との間に直列に接続されたジ・セフソンデバイス１
０３と、ジにセフンンデバイス１０３に並列に接続され
た抵抗ＩＱ４とで構成される。
入力信号は端子１０５．１０６に加えられ、変成器手段
１０１の１次巻線を伺勢する。抵抗結合形論理利回路１
０２は、従来から知られているＲＣＪＬｉｎＱ理和回路
（Ｊ、５ｏｎｅ＋ Ｔ、 Ｙｏｓｈｉｄａ ａｎｄ ）
Ｌ Ａｂｅ。
１０１の１次巻線を伺勢する。抵抗結合形論理利回路１
０２は、従来から知られているＲＣＪＬｉｎＱ理和回路
（Ｊ、５ｏｎｅ＋ Ｔ、 Ｙｏｓｈｉｄａ ａｎｄ ）
Ｌ Ａｂｅ。
Ａｐｐｌ 、Ｐｈｙｓ、 Ｌｅｔｔ、、 Ｖｏｌ、４０
． Ｎα８．ＰＰ、７４１−７４４、１９８２）や公知
のＪＡＷ８論理和回路（Ｔ、 Ａ。
． Ｎα８．ＰＰ、７４１−７４４、１９８２）や公知
のＪＡＷ８論理和回路（Ｔ、 Ａ。
Ｆｕｌｔｏｎ、 Ｓ、Ｓ、 ＰｅＩａｎｄ Ｌ＋Ｎ、
Ｄｕｎｋｌｅｔ＋ｅｒｇｅｒ＋Ａｐｐｌ、 Ｐｈｙｓ、
Ｌｅｔｔ、、 Ｖｏｌ、３．４． Ｎ［Ｌ １０．
ＰＰ、 ７０９−ＰＰ。
Ｄｕｎｋｌｅｔ＋ｅｒｇｅｒ＋Ａｐｐｌ、 Ｐｈｙｓ、
Ｌｅｔｔ、、 Ｖｏｌ、３．４． Ｎ［Ｌ １０．
ＰＰ、 ７０９−ＰＰ。
７１１． １９７９ ）等の抵抗結合形論理和回路で構
成され、端子１０７，１０８からバイアス電流の供給を
受け、端子１０９，１１０へ出力信号を送り出す。
成され、端子１０７，１０８からバイアス電流の供給を
受け、端子１０９，１１０へ出力信号を送り出す。
ジョセフソンデバイス１０３は、変成器手段１０１の１
次巻線を流れる入力信号の電流が、矢印１２１方向に向
って零から増大する時に、２次巻線に矢印１２２方向に
誘起される２次電流のジηセフソンデバイス１０３を流
れる分枝電流が閾値に達した時点で抵抗状態ヘスイッチ
し、変成器手段１０１の２次巻線の電流を減衰させ、続
いて入力信号電流が規定値又は最大値から零に減少する
時には抵抗零状態にスイッチしてその状態を保持して抵
抗結合形論理和回路１０２をスイッチさせる非線形抵抗
として働く。ここで抵抗１０４は１前述した、イ“ −
０ 、、’−１抗、１０４は、主にジ■セフソンデバイスｌ
ｏ３の′抵抗状態における等価容量に対するダンピング
抵抗として作用し、併せて変成器手我１０１の２次巻線
のインダクタンスに対するダンピング抵抗としても作用
する。なお、抵抗結せ形＝３２１！和回路１０２は〜必
要により第３．第４のノくイアス端子が付加され負のバ
イアス電流等が供給されても良い。
次巻線を流れる入力信号の電流が、矢印１２１方向に向
って零から増大する時に、２次巻線に矢印１２２方向に
誘起される２次電流のジηセフソンデバイス１０３を流
れる分枝電流が閾値に達した時点で抵抗状態ヘスイッチ
し、変成器手段１０１の２次巻線の電流を減衰させ、続
いて入力信号電流が規定値又は最大値から零に減少する
時には抵抗零状態にスイッチしてその状態を保持して抵
抗結合形論理和回路１０２をスイッチさせる非線形抵抗
として働く。ここで抵抗１０４は１前述した、イ“ −
０ 、、’−１抗、１０４は、主にジ■セフソンデバイスｌ
ｏ３の′抵抗状態における等価容量に対するダンピング
抵抗として作用し、併せて変成器手我１０１の２次巻線
のインダクタンスに対するダンピング抵抗としても作用
する。なお、抵抗結せ形＝３２１！和回路１０２は〜必
要により第３．第４のノくイアス端子が付加され負のバ
イアス電流等が供給されても良い。
の実施例で、第２図の回路素子と同一の素子は同じ番号
で示してあり同じ機能を持つ。第１の実施例では、抵抗
結合形論理和回路として、３個のジョセフソンデバイス
２０２〜２０４と抵抗２０５〜２θ８とから構成される
３接合ＲＣＪＬ論理オロ回路２Ｑ１を用いている。
で示してあり同じ機能を持つ。第１の実施例では、抵抗
結合形論理和回路として、３個のジョセフソンデバイス
２０２〜２０４と抵抗２０５〜２θ８とから構成される
３接合ＲＣＪＬ論理オロ回路２Ｑ１を用いている。
第１の実施例におけるダウンエツジ検出の動作は以下の
様にして行なわれる。先ず入力（ｇ号が加わる前に、
ＲＣＪＬ論理和回路２０１は、端子１０７かとダウンエ
ツジ検出回路の各素子の値を考慮して設定される。次に
端子１０５，１０６に加えられる入力信号の電流が零か
ら矢印１２１方向に増大すると、変成器手段１０１の２
次巻線に矢印１２２方向に２次電流が誘起される。この
２次電流は、ＲＣＪＬ論理和回路２０１のスイッチング
ゲートであるジ厘セフソンデバイス２０３，２０４をバ
イアス電流とは逆向きに流れるので、ジ「セフソンデバ
イス２０３，２０４はスイッチせず、従って几ＣＪＬ論
理利回路もスイッチしない。一方、ジョセフソンデバイ
ス１０３の臨界電流値は、ジ買セフソンデバイス１０３
を流れる２次電流の分枝電流の最大値より小さい値に設
定されているので、２次電流の立上りの途中でジョセフ
ソンデバイス１０３は抵抗状態ヘスイッチし、２次電流
を変成器手段１０１の２次巻線のインダクタンスとジョ
セフソンデバイス１０３の抵抗状態での等価容量とダイ
ビング抵抗１０４とでほぼ規定される時定数で零に減衰
させる。変成器手段１０１ （７） ２次電流がほぼ零
に減衰した後、入力信号の電流を減少させると、変成器
手段１０１の２次巻線には矢印１２２＝１０３を抵抗零
状態ヘリセットさせる。この時σ）−２次電流ｆ、ｉ：
、 ＲＣＪＬ論理和回路２０】のスイッチングゲートで
あるジョセフソンデバイス２０３゜・、♀０４ を′“
イア′柘・泥と同一方向１ζ流０る・ジ菅セフソンデバ
イス２０３，２０４の臨界電流値け、バイアス電流と２
次電流の最大値との和より小さく設定されているので、
２次電流がさらに増大して最大値に達する以前にジ目セ
フソンデバイス２０３、 ２０４ は抵抗状態ヘスイツ
チする。即ちＲＣＪＬ論理和回路２０１は、入力信号電
流の立下り時に誘起される２次電流で抵抗状態ヘスイツ
チする様に設計される。ジ■セフソンデバイス２０３．
２０４が抵抗状態ヘスイツチすると、絖いてジ冒セフソ
ンデバイス２０２が抵抗状態ヘスイツチし出力９を一子
１０９，１１０ に出力Ｋｒ１号が現われる。
様にして行なわれる。先ず入力（ｇ号が加わる前に、
ＲＣＪＬ論理和回路２０１は、端子１０７かとダウンエ
ツジ検出回路の各素子の値を考慮して設定される。次に
端子１０５，１０６に加えられる入力信号の電流が零か
ら矢印１２１方向に増大すると、変成器手段１０１の２
次巻線に矢印１２２方向に２次電流が誘起される。この
２次電流は、ＲＣＪＬ論理和回路２０１のスイッチング
ゲートであるジ厘セフソンデバイス２０３，２０４をバ
イアス電流とは逆向きに流れるので、ジ「セフソンデバ
イス２０３，２０４はスイッチせず、従って几ＣＪＬ論
理利回路もスイッチしない。一方、ジョセフソンデバイ
ス１０３の臨界電流値は、ジ買セフソンデバイス１０３
を流れる２次電流の分枝電流の最大値より小さい値に設
定されているので、２次電流の立上りの途中でジョセフ
ソンデバイス１０３は抵抗状態ヘスイッチし、２次電流
を変成器手段１０１の２次巻線のインダクタンスとジョ
セフソンデバイス１０３の抵抗状態での等価容量とダイ
ビング抵抗１０４とでほぼ規定される時定数で零に減衰
させる。変成器手段１０１ （７） ２次電流がほぼ零
に減衰した後、入力信号の電流を減少させると、変成器
手段１０１の２次巻線には矢印１２２＝１０３を抵抗零
状態ヘリセットさせる。この時σ）−２次電流ｆ、ｉ：
、 ＲＣＪＬ論理和回路２０】のスイッチングゲートで
あるジョセフソンデバイス２０３゜・、♀０４ を′“
イア′柘・泥と同一方向１ζ流０る・ジ菅セフソンデバ
イス２０３，２０４の臨界電流値け、バイアス電流と２
次電流の最大値との和より小さく設定されているので、
２次電流がさらに増大して最大値に達する以前にジ目セ
フソンデバイス２０３、 ２０４ は抵抗状態ヘスイツ
チする。即ちＲＣＪＬ論理和回路２０１は、入力信号電
流の立下り時に誘起される２次電流で抵抗状態ヘスイツ
チする様に設計される。ジ■セフソンデバイス２０３．
２０４が抵抗状態ヘスイツチすると、絖いてジ冒セフソ
ンデバイス２０２が抵抗状態ヘスイツチし出力９を一子
１０９，１１０ に出力Ｋｒ１号が現われる。
ジョセフソンデバイス２０２〜２０．４がスイッチした
後、変成器手段１０１の２次′ら流は、抵抗２０５とク
ンピング抵抗１０４の回路板とでほぼ決まる時定数で零
に減衰される。
後、変成器手段１０１の２次′ら流は、抵抗２０５とク
ンピング抵抗１０４の回路板とでほぼ決まる時定数で零
に減衰される。
ここで出力信号は、場合により端子１０７，１０８から
取り出すことも可能゛Ｃある。
取り出すことも可能゛Ｃある。
なお、このダウンエツジ検出回路のリセットは、ジ］セ
フソンテバイスを用いた回路で公知の手段即ちバイアス
電流を零にする手段によって同様に行なわれる。一方、
変成器手段１０．２の２次４線トシ囃セフソンデバイス
１０３．２θ２．２０３とて形成される閉ループへ初期
的にトラップさＪる磁束はＳ論理和回路２０１を一度ス
イッチさせる初期リセット動作を行うことにより除くこ
とができる・この初期リセット動作は〜疑似入力信号を
端子１０５・ １０６に加えるか、又は十分大きいバイ
アス電流を端子１０７，１０８に加えることによって行
える。
フソンテバイスを用いた回路で公知の手段即ちバイアス
電流を零にする手段によって同様に行なわれる。一方、
変成器手段１０．２の２次４線トシ囃セフソンデバイス
１０３．２θ２．２０３とて形成される閉ループへ初期
的にトラップさＪる磁束はＳ論理和回路２０１を一度ス
イッチさせる初期リセット動作を行うことにより除くこ
とができる・この初期リセット動作は〜疑似入力信号を
端子１０５・ １０６に加えるか、又は十分大きいバイ
アス電流を端子１０７，１０８に加えることによって行
える。
以上の説明において、入力信号電流の立上り時にジ河セ
フソンデバイス１０３がジ画セフソンデバイス２０２よ
り先にスイッチするとして説明したが、逆に入力信号電
流の立上り時にジ四セフソ７デバイス２０２が先にスイ
ッチしても前述と同様の結果が得られる。ジＷセフソン
デバイス２０２が先にスイッチする場合に１才、変成器
手段ｌｏｔの２次巻線の矢印１２２方向の２次電流は、
ジ１セフソンデバイス１０３とダンピング抵抗１０４と
の並列回路と、抵抗２０５との直列回路で決まる時定数
で零に減衰する。続いて、入力信号電流３０２．３０３
と抵抗３０４と第３のバイアス端子３０５とで構成さ
れる。ＪＡＷＳ論理利回路３０１を用いたダウンエツジ
検出回路の第２の実施例の動作は、第１の実施例と全く
同様にして行なわれる。即ち、入力信号電流の立上り時
に、変成器手段１０１の２次巻線に誘起される矢印１２
２方向の２次電流は、ＪＡＷ８論理和回路３０１のスイ
ッチングケートであるジぽセフソンデバイス３０３をバ
イアス電流と逆方向に流れるのでＪＡＷＳ論理和回路３
０１をスイッチさせない。続いて、入力信号電流の立下
り時に変成器手段１０１の２次巻線に誘起される２次電
流は、矢印１２２方向と逆方向になりジ式セフソンデバ
イス３０３をバイアス電流と同一方向に流れ、２次電流
とバイアス電流との和がジ画セフソンデバイス３０３の
閾値に達した時点でジ菖セフソンデバイス３０３を抵抗
１態ヘスイツチさせる。ジーセフソンデバイスーへ出力
信号を送り出す。入力信号電流の信号の立上り時及び立
下り時におけるジぎセフソンデバイス１０３と変成器手
段１０１の動作、及び回路のリセット動作とトラップさ
れた磁束の除去は、第論理和回路と変成器手段とを組合
せ、１次巻線の信号電流の立上り時に２次巻線側に誘起
される２次電流の方向を抵抗結合形論理和回路のバイア
ス電流と逆向きにして抵抗結合形論理和回路を２次電流
に不感応とし、かつジ璽セフソンデバイスで構成される
非線形な抵抗を挿入ッて２次電流を減衰させることによ
り、続いて信号電流が立下る時に２次巻線側に信号電流
の立上り時と逆向きの２次電流が流れる様にし、この逆
向きの２次電流を抵抗結合形論理和回路のバイアス電流
に加算して抵抗結合形論理和回路をスイッチさせて信号
電流のダウンエツジを検出すること、及びジーセフソン
デバイスが抵抗状態にある時の等価容量と変成器手段の
２次巻線のインダクタンスとに対するダンピング抵抗を
ジョセフソンデバイスに並列に接続し、２次巻線の′電
流の減衰時の不必要な振動を軽諷して電流の減衰の高速
化を計ること、及び抵抗結合形論理和回路を用いて回路
の高速動作と高Ｒ，Ｇｈｅｅｗａ ｌａ ａｎｄ Ａ−
Ｍｕｋｈｅｒｊｅｅ；“Ｊｏｓｅｐｈｓｏｎｄｉｒｅｃ
ｔ ｃｏｕｐｌｅｄ ｌｏｇｉｃ （ＤＣＬ）＋ ＩＨ
ＤＭ １９７９Ｔｅｃｈ、 Ｄｉｇ、、 ＰＰ、 ４８
２（１９７９））や４ＪＬ回路（Ｓ。
フソンデバイス１０３がジ画セフソンデバイス２０２よ
り先にスイッチするとして説明したが、逆に入力信号電
流の立上り時にジ四セフソ７デバイス２０２が先にスイ
ッチしても前述と同様の結果が得られる。ジＷセフソン
デバイス２０２が先にスイッチする場合に１才、変成器
手段ｌｏｔの２次巻線の矢印１２２方向の２次電流は、
ジ１セフソンデバイス１０３とダンピング抵抗１０４と
の並列回路と、抵抗２０５との直列回路で決まる時定数
で零に減衰する。続いて、入力信号電流３０２．３０３
と抵抗３０４と第３のバイアス端子３０５とで構成さ
れる。ＪＡＷＳ論理利回路３０１を用いたダウンエツジ
検出回路の第２の実施例の動作は、第１の実施例と全く
同様にして行なわれる。即ち、入力信号電流の立上り時
に、変成器手段１０１の２次巻線に誘起される矢印１２
２方向の２次電流は、ＪＡＷ８論理和回路３０１のスイ
ッチングケートであるジぽセフソンデバイス３０３をバ
イアス電流と逆方向に流れるのでＪＡＷＳ論理和回路３
０１をスイッチさせない。続いて、入力信号電流の立下
り時に変成器手段１０１の２次巻線に誘起される２次電
流は、矢印１２２方向と逆方向になりジ式セフソンデバ
イス３０３をバイアス電流と同一方向に流れ、２次電流
とバイアス電流との和がジ画セフソンデバイス３０３の
閾値に達した時点でジ菖セフソンデバイス３０３を抵抗
１態ヘスイツチさせる。ジーセフソンデバイスーへ出力
信号を送り出す。入力信号電流の信号の立上り時及び立
下り時におけるジぎセフソンデバイス１０３と変成器手
段１０１の動作、及び回路のリセット動作とトラップさ
れた磁束の除去は、第論理和回路と変成器手段とを組合
せ、１次巻線の信号電流の立上り時に２次巻線側に誘起
される２次電流の方向を抵抗結合形論理和回路のバイア
ス電流と逆向きにして抵抗結合形論理和回路を２次電流
に不感応とし、かつジ璽セフソンデバイスで構成される
非線形な抵抗を挿入ッて２次電流を減衰させることによ
り、続いて信号電流が立下る時に２次巻線側に信号電流
の立上り時と逆向きの２次電流が流れる様にし、この逆
向きの２次電流を抵抗結合形論理和回路のバイアス電流
に加算して抵抗結合形論理和回路をスイッチさせて信号
電流のダウンエツジを検出すること、及びジーセフソン
デバイスが抵抗状態にある時の等価容量と変成器手段の
２次巻線のインダクタンスとに対するダンピング抵抗を
ジョセフソンデバイスに並列に接続し、２次巻線の′電
流の減衰時の不必要な振動を軽諷して電流の減衰の高速
化を計ること、及び抵抗結合形論理和回路を用いて回路
の高速動作と高Ｒ，Ｇｈｅｅｗａ ｌａ ａｎｄ Ａ−
Ｍｕｋｈｅｒｊｅｅ；“Ｊｏｓｅｐｈｓｏｎｄｉｒｅｃ
ｔ ｃｏｕｐｌｅｄ ｌｏｇｉｃ （ＤＣＬ）＋ ＩＨ
ＤＭ １９７９Ｔｅｃｈ、 Ｄｉｇ、、 ＰＰ、 ４８
２（１９７９））や４ＪＬ回路（Ｓ。
Ｔａｋａｄａ、 ８．Ｋｏｓａｋａ、 ａｎｄ Ｈ，Ｈ
ａｙａｋａｗａ ； ’Ｃｕｒｒ −ｅｎｔ Ｉｎｊｅ
ｃｔｉｏｎ Ｌｏｇｉｃ Ｇａｔｅ ｗｉｔｈ Ｆｏｕ
ｒ Ｊｏｓｅ −ｐｈｓｏｎ Ｊｕｎｃｔｉｏｎｓ＋
” Ｊａｐａｎ、Ｊ、Ａｐｐｌ、Ｐｈｙｓ。
ａｙａｋａｗａ ； ’Ｃｕｒｒ −ｅｎｔ Ｉｎｊｅ
ｃｔｉｏｎ Ｌｏｇｉｃ Ｇａｔｅ ｗｉｔｈ Ｆｏｕ
ｒ Ｊｏｓｅ −ｐｈｓｏｎ Ｊｕｎｃｔｉｏｎｓ＋
” Ｊａｐａｎ、Ｊ、Ａｐｐｌ、Ｐｈｙｓ。
５ｕｐｐ１．１９−１． ＰＰ、６０７（１９８０）等
ノ公知の抵抗結合形論理和回路を用いた他の実施例をも
含むもので、これらの場合においても、第１及び第２の
実施例と同様に本発明の高速動作と高集積化の目的が達
成される。
ノ公知の抵抗結合形論理和回路を用いた他の実施例をも
含むもので、これらの場合においても、第１及び第２の
実施例と同様に本発明の高速動作と高集積化の目的が達
成される。
第１図は、従来から知られているダウンエツジ検出回路
の一例として電流注入形量子干渉計を用いた記憶装置の
センスバスの一部を示したもの、・・・・・・インダク
タンス、１５・・・・・・黛子十渉計、１６＝・・・変
、成器、１８．、１９・・・・・・抵抗、２１．２２・
・・・・・信号入力ｐ高子、２３．２４・・・・・・バ
イアス端子兼出力端子、１０１・・・・・・変成器手段
、１０２・・・・・・抵抗結合形論理和回路、１０３・
・・・・・非線形抵抗用ジョセフソンデバイス、１０４
・・・・・・ダンビ／グ抵抗、１０５．１０６ ・・パ
°゛信号入力端子Ｎ １０７．１０８・・・・・・バイ
アス端子、１０９．１１０・・・・・・出力端子、】２
１・・パパ変成器手段の１次巻線の電流の方向、１２２
・・・・・・変成器手段の２次巻線の電流の方向、２０
１・・・・・・几ＣＪＬ論゛；、゛ 、〒和回路、２０２，２０３，２０４・・・・・・論理
和回路を構成するジ履セフソンデノ〈イス、２０５，２
０６゜２０７．２０８・・・・・・論理和回路を構成す
る抵抗島３０１・・・・・・ＪＡＷＳ論理和回路、３０
２，３０３ ＝°°”論理和回路を構成するジ言セフソ
ンデノイイス、３０４・・・−・・論理和回路を構成す
る抵抗、３０５°゛。 第３のバイアス端子。 矛 １ 図 ２９ ７３［ｉ８ ０１ 才 ｌＪ、図
の一例として電流注入形量子干渉計を用いた記憶装置の
センスバスの一部を示したもの、・・・・・・インダク
タンス、１５・・・・・・黛子十渉計、１６＝・・・変
、成器、１８．、１９・・・・・・抵抗、２１．２２・
・・・・・信号入力ｐ高子、２３．２４・・・・・・バ
イアス端子兼出力端子、１０１・・・・・・変成器手段
、１０２・・・・・・抵抗結合形論理和回路、１０３・
・・・・・非線形抵抗用ジョセフソンデバイス、１０４
・・・・・・ダンビ／グ抵抗、１０５．１０６ ・・パ
°゛信号入力端子Ｎ １０７．１０８・・・・・・バイ
アス端子、１０９．１１０・・・・・・出力端子、】２
１・・パパ変成器手段の１次巻線の電流の方向、１２２
・・・・・・変成器手段の２次巻線の電流の方向、２０
１・・・・・・几ＣＪＬ論゛；、゛ 、〒和回路、２０２，２０３，２０４・・・・・・論理
和回路を構成するジ履セフソンデノ〈イス、２０５，２
０６゜２０７．２０８・・・・・・論理和回路を構成す
る抵抗島３０１・・・・・・ＪＡＷＳ論理和回路、３０
２，３０３ ＝°°”論理和回路を構成するジ言セフソ
ンデノイイス、３０４・・・−・・論理和回路を構成す
る抵抗、３０５°゛。 第３のバイアス端子。 矛 １ 図 ２９ ７３［ｉ８ ０１ 才 ｌＪ、図
Claims (1)
- 互いに電磁気的に結合した１次巻線と２次巻線とを有す
る変成器手段と、前記２次巻線に直列に接続されたジ四
セフソンデバイスを介して接続された抵抗とジＷセフソ
ンデバイスから構成される抵抗結合形論理和回路と、前
記２次巻線に直列に接続されたジ画セフソンデバイスに
並列に接続された抵抗とから成り、前記１次巻線に流れ
る電流
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131080A JPS6024730A (ja) | 1983-07-20 | 1983-07-20 | ジヨセフソンデバイスを用いたダウンエツジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131080A JPS6024730A (ja) | 1983-07-20 | 1983-07-20 | ジヨセフソンデバイスを用いたダウンエツジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024730A true JPS6024730A (ja) | 1985-02-07 |
Family
ID=15049517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131080A Pending JPS6024730A (ja) | 1983-07-20 | 1983-07-20 | ジヨセフソンデバイスを用いたダウンエツジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024730A (ja) |
-
1983
- 1983-07-20 JP JP58131080A patent/JPS6024730A/ja active Pending
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