JPS6024726A - ダウンエツジ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はジョセフソンデバイス用いた論理回路、籍に入
力嘗、流の立下りを検出するラッチ回路でダウンエッジ
検出回路として知られている回路に関するものである。

これまでジョセフソンデバイスを用いた論理回路として
インダクタンス結合を利用した種々の論理回路や、電流
注入によりスイッチするａｔ々の論理回路が提案されて
きた。しかし、ジョセフソンデバイスを用いた論理回路
は、電流制御形の回路であるため否定回路を構成するの
が難しいという難点がある。従って入力電流の立下りを
検出するラッチ回路（以下ダウンエツジ検出回路と称す
る）は、マスクスレーブ論理回路やジョセフソン記憶装
置の信号検出回路（Ｓ、Ｍ、Ｆａｒｉｓ、　Ｗ、ＨｓＨ
ｅｎｋｅｌｓ。

Ｅ、Ａ、Ｖａｌｓａｍａｋｉｓ　ａｎｄ　Ｈ，Ｈ，Ｚａ
ｐｐｅ、　ＩＢＭ　Ｊ　、Ｒｅｓ　、Ｄｅｖｅ−１ｏｐ
、、　Ｖｏｌ、２４．　ｔＪｎ２．　ｐｐ、１４３−ｐ
ｐ、１５４．　Ｍａｒｃｈ　１９８０　）−タフエルメ
タのしきい値特性の特徴を利用したＪＥＤ回路（Ｓ、Ｍ
、Ｆａｒｉｓ　ａｎｄ　Ａ、Ｄａｖｉｄａｏｎ、　ＩＥ
ＥＥ　Ｔｔａｎｓ。

Ｍａｇ、、　Ｖｏｌ　、ＭＡＧ−１５，１ｋＬ１．　ｐ
ｐ、４１６〜４１９．　Ｊａｎ、１９７９　）稿集、２
８Ｐ−Ｕ−１０，ｐｐ、２７３．１９８２）等が知られ
ている。しかし、従来のこれらのダウンエツジ検出回路
として、インダクタンス結合によりスイッチするインク
フェロメタゲート回路もしくは、インダクタンスとジョ
セフソンデバイスとから構成され電流の注入によりスイ
ッチする電流注入形インクフェロメタゲート回路がラン
チ回路として用いられているので、入力信号から見た負
荷がインダクタンスとなるため高速動作が難しいという
欠点と、ラッチ回路で信号振幅のゲインを十分取りたい
ために、インタ７二μメクのインダクタンスを小さくす
ることができず、マスクパターン上でのインダクタンス
部の面積が太き（なり、回路の高集積化が行えないとい
う欠点があった。

本発明の目的は、前述した従来のダウンエツジ本発明に
よれば、互いに電磁気的に結合した１デバイスから構成
される抵抗結合形論理和回路と１、−前記ジョセフソン
デバイスに並列に接続された抵・２ ：警とから成り、前記１次巻線に流れる電流が零に明の
さらに詳細な説明を行なう。　− 第１図は、従来から知られているインクフェロメタゲー
ト回路を用いたダウンエツジ検出回路として、ジョセフ
ソン記憶装置のセンスバスに用いられているダウンエツ
ジ検出回路を示したものである。第１図の回路は、ジョ
セフソンデバイス１１．１２とインダクタンス１３．１
４とで構成される電流注入形インタ７二μメク１５と、
変成器１６と、変成器１６の２次巻線の一方の端子に互
いに直列に接続されたンヨセフンンデバイス１７と抵抗
１８と、変成器１６の２次巻線の他方の端子に直接接続
されジョセフソンデバイス１７と変成器１６とで閉回路
を構成する様に配置された抵抗１９とで構成されている
。

変成器１６の一次巻線は端子２１．２２全通してセンス
は、インダクタンス１３，１４を必要とするため高速さ
れている抵抗結合形論理和回路１０２と変成器手段１０
１０２次巻線と抵抗結合形論理利回路１０２の入力端子
との間に直列に接続されたジョセフソンデバイス１０３
と抵抗１０４と、ジョセフソンデバイス１０３に並列に
接続された抵抗１０５とで構成される。入力信号は端子
１０６．１０７に加えられ変成器手段１０１の１次巻線
を付勢する。抵抗結合形論騨オロ回路１０２は、従来か
ら知られているＲｃＪＬ陪理和回路（Ｊ、５ｏｎｅ、　
Ｔ、Ｙｏａｈｉｄａ　ａｎｄ　Ｈ，Ａｂｅ、　Ａｐｐｌ
　、Ｐｈｙｇ　。

’　Ｌｅｆｆ　、、Ｖｏｌ　、４０．　Ｎｎ８．　ＰＰ
、７４１７−７４４．　１９８２　）や公知のＪＡＷＳ
論理和回路（Ｔ、Ａ、Ｆｕｌｔｏｎ、　Ｓ、Ｓ、Ｐｅｆ
　ａｎｄＬ、Ｎ、Ｄｕｎｋｌｅｂｅｒｇｅｒ　、　Ａｐ
ｐｌ　、Ｐｈｙｓ　、　Ｌｅｆｆ、、　Ｖｏｌ　、　３
４　。

定される。ジョセフソンデバイス１０３は、変成器手段
１０１の１次巻線を流れる入力信号の電流が、矢印１２
１方向に向って零から増大する時に、２次巻線に矢印１
２２方向に誘起される２次市流のジョセフソンデバイス
１０３を流れる分枝電流が閾１直に達した時点で抵抗状
態ヘスイソチし、変成器手段１０１の２次巻線の電流を
減衰させ、続いて入力信号電流が規定値又は最大値から
零に減少する時には抵抗零状態にスイッチしてその状態
を保持して抵抗結合形論理和回路１０２をスイッチさせ
る非線形抵抗として働（。ここで抵抗１０５は、前述し
たジョセフソンデバイス１０３が抵抗状態にスイッチし
て２次巻線の電流を減衰する時のダンピング抵抗として
作用し、電流減衰時の振動を除き減衰時第４のバイアス
端子が付加され負のバイアス電流等が供給されても良い
。第３図は、第２図の抵抗路素子と同一の素子は同じ番
号で示してあり同じ機能を持つ。第２図の抵抗結合形論
理和回路１０２−　とじて３個のジョセフソンデバイス
２０２〜２０４と、抵抗２０５〜２０８とから構成され
る３接合ＲＣＪＬ論理和回路２０１を用いている。

第１の実施例にお（するダウンエツジ検出の動作は以下
の様にして行なわれる。先ず入力信号が加わる前に、Ｒ
ＣＪ　Ｌ　ｉ＝理相和回路２０１、端子１０８から端子
１０９の向きにバイアス電流が付勢されている。バイア
ス′電流値は、入力信号電流の大きさとダウンエツジ検
出回路の各素子の値を考慮して設定される。次に端子１
０６．１０７に加えられる入力信号の電流が零から矢印
１２１方向に増大すると、変成器手段１０１の２次巻線
に矢印１２２方向に２次電流が誘起される。この２次電
流は、ＲＣＪＬ論理和値は、ジョセフソンデバイス１０
３を流れる２次電手段１吋の２次巻線のインダクタンス
とジョセフソンデバイス１０３の抵抗状態での等価容量
とダンピング抵抗１０５と抵抗１０４とでほぼ規定され
る時定数で零に減擬させる。この変成器手段１０１の２
次′ルー流がほぼ零に減衰した後、入力信号の電流を減
少させると、変成器手段１０１の２次巻線には矢印１２
２で示される方向と反対方向に２次電流が誘起される。

この２次電流は、ジョセフソンデバイス１０３に以前と
逆方向に加わり、ジョセフソンデバイス１０３を抵抗零
状態ヘリセットさせる。この時の２次電流は、ＲＣＪＬ
論理和回路２０１のスイッチングゲートであるジョセフ
ソンデバイス２０３゜２０４ヲバイアス電流と同一方向
に流れており、２次電流がさらに増大して最大値に達す
る以前にジョセフソンデバイス２０３．２０４を抵抗状
態ヘスイノチさせる。即ちＲＣＪＬ論理和回路２０１は
、入力信号電流の立下り時に誘起される２次電流で抵抗
状このダウンエツジ検出回路のリセットは、ジョセフソ
ンデバイスを用いた回路で公知の手段即ちバイアス電流
を零にする手段によって同様に行なわれる。

以上の説明において、入力信号電流の立上り時にジョセ
フソンデバイス１０３がジョセフソンデバイス２０２よ
り先にスイッチするとして説明したが、逆に入力信号電
流の立上り時にジョセフソンデバイス２０２が先にスイ
ッチしても前述と同様の結果が得られる。ジョセフソン
デバイス２０２が先にスイッチする場合には、変成器手
段１０１の２次巻線に流れる矢印１２２方向の２次電流
は、抵抗１０４と、抵抗２０５と、ジョセフソンデバイ
ス１０３とダンピング抵抗１０５の並列回路との直列回
路で決まる時定数で零に減衰する。続いて、入力信号電
流が立　、下る時には、ジョセフソンデバイス２０２Ｊ
抵抗回路３０１は、２個のジョセフソンデバイス３０２
゜３０３と抵抗３０４と第３のバイアス端子３０５とで
構案流側と全（同様に行なわれる。即ち入力信号箱るの
でＪＡＷＳ論理和回路３０１ｆ、スイッチさせない。

続いて、入力信号電流の立下り時に変成器手段１０１の
２次巻線に誘起される２次電流は、矢印１２２方向と逆
方向になりジョセフソンデバイス３０３をバイアス電流
と同一方向に流れ、２次電流とバイアス電流との和がジ
ョセフソンデバイス３０３の閾値に達した時点でジョセ
フソンデバイス３０３を抵抗状態ヘスイソチさせる。ジ
ョセフソンデバイス３０３のスイッチによりジョセフソ
ンデバイス３０２は抵抗状態ヘスイソチし端子１１０．
１１１へ出力を生じさせる。入力信号電流の信号の立上
り時及び立下り時におけるジョセフソンデバイス１０３
と抵抗１０４とダンピング抵抗１０５と変成器手段１０
１の電流の動作及び回路のリセットは、第１電流と逆向
きにして抵抗結合形論理和回路を２次−一、−９ に２次巻線側に信号電流の立上り時と逆向きの２次電流
が流れる様にし、この逆向きの２次電流を抵抗結合形論
理和回路のバイアス電流に加算して抵抗結合形論理和回
路をスイッチさせることにより信号′直流のダウンエツ
ジを検出すること、及びジョセフソンデバイス１０３が
抵抗状態にある時の等価谷量と変成器手段の２次巻線の
インダクタンスとに対するダンピング抵抗をジョセフソ
ンデバイス１０３に並列に接続し、２次巻線の電、流の
減衰時の不必要な振動を軽減して電流の減衰の高速化を
計ること及び抵抗結合形論理和回路を用いて回路の高速
動作と高集積化を計ったことを特徴としたものである。

よって、本発明は、抵抗結合形論理和回路として第１及
び第２の実施例で示したＲＣＪＬ論理和回路及びＪＡＷ
Ｓ論理和回路以外のＤＣＬ論理回路（Ｔ、Ｒ，Ｇｈｅｅ
ｗａｌａ　ａｎｄ　Ａ　、　Ｍｕｋｈｅｒｊｅｅ　；

【図面の簡単な説明】

第１図は従来から知られているダウンエツジ検出回路の
一例としてインクフェｐメクゲート回路を用いた記憶装
置のセンスバスの一部を示したも第１の実施例、第４図
は同じく第２の実施例を示したものである。 図において、１１，１２．１７・・・ジョセフンンデバ
イス、１３．１４・・・インダクタンス、１５・・・イ
ンタフェロメク、１６・・・変成器、１８．１９・・・
抵抗、２１．２２・・・信号入力端子、２３．２４・・
・バイアス端子兼出力端子、子、１１０，１１１・・・
出力端子、１２１・・・・変成器手段の１′−ソンプハ
イス、２０５．２０６．２０７．２０８・・・論理和回
路３０５・・・第３のバイアス端子 第　１　目 シ 第２図 第　３　凹 ２０１ 第４図 ０１

Claims (1)

【特許請求の範囲】
1. 互いに電磁気的に結合した１次巻線と２次巻線とを有す
   る変成器手段と、前記２次巻線に直列に接続された抵抗
   とジョセフソンデバイスを介して接続された抵抗とジョ
   セフソンデバイスから構成