JPS60249356A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60249356A
JPS60249356A JP59105192A JP10519284A JPS60249356A JP S60249356 A JPS60249356 A JP S60249356A JP 59105192 A JP59105192 A JP 59105192A JP 10519284 A JP10519284 A JP 10519284A JP S60249356 A JPS60249356 A JP S60249356A
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JP
Japan
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transistor
polycrystalline
channel
electrode
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JP59105192A
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Hisao Hayashi
久雄 林
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Sony Corp
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Sony Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特にコンプリメンタリＭＯ８（
Ｃ−ＭＯＳ　）集積回路の製造方法に関する。
背景技術とその問題点 Ｃ−ＭＯＳインバータの高密度化を達成するため、Ｐチ
ャンネル負荷ＭＯ８）ランジスタをＳｉ基板中ではなく
、フィールド５ｉ０２層上あるいはダート電極上に製作
することが提案されている。なお、５ｉ０２層上のＳｉ
は単結晶である方が望ましいが、形成が困難であるため
、実際には多結晶Ｓｉが使用される。このような製法の
一例を第１図に示す。
Ｎチャンネル駆動ＭＯ８’）ランジスタ（１）は、通常
のシリコンゲートプロセスによシ第１図Ａに示すように
作る。即ち、Ｐ形Ｓｉ基板（２）にＬＯＣＯ８法によシ
フイールド５ｉ０２層（３）を形成した後、ダート酸化
膜（例えばＳｉＯ２層）　ＱＩＣ及び多結晶Ｓｉのｆ−
）電極（６）を形成し、次にＮ形不純物のイオン注入に
よシソース（４）とドレイン（５）を形成する。αＤは
チャンネルストツＡ用のＰ十形領域である。次に、全面
に堆積した５ｉ０２層（力上に多結晶ＳｉをＣＶＤで成
長させた後、負荷ＭＯＳトランジスタを構成する部分の
み多結晶Ｓｉ層（８）を残す（第１図Ｂ）。次に、ゲー
ト酸化膜（９）、ダート電極（１０１、不純物注入によ
るソースαＪとドレイン鰺を形成してＰチャンネル負荷
ＭＯ８）ランジスタ０を作った後、絶縁層となる５ｉ０
２層（１４）を全面に被着する（第１図Ｃ）。次に、コ
ンタクト窓明けを行った後、夫々のトランジスタ（１）
　、　（１３１にソース及びドレインの電極ａ９を形成
してＣ−ＭＯＳ　イ：ｙバー　１’　（１ｅｋ’４ル（
第１　図Ｄ　）。
上記製法による場合、次のような欠点があるため製作が
困難になる。即ち、（１）ダート酸化膜の形成とダート
電極の形成が別々に２回必要であること、（ｉｉ）両Ｍ
Ｏ８トランジスタのダート間の配線工程が必要であるこ
と、（ｉｉｉ）　ＰチャンネルＭＯ８）ランジスタを作
る際、ＮチャンネルＭＯＳ　）ランジスタへの熱的影響
があること等である。
発明の目的 本発明は、上述の点に鑑みて、製作工程の簡易化を図る
ことができ、高密度化に適した半導体装置の製造方法を
提供するものである。
発明の概要 本発明は、半導体基板上とこの半導体基板上の絶縁層上
に半導体素子を形成する半導体装置の製造方法において
、半導体基板上と絶縁層上に同じ半導体層を形成した後
、夫々に半導体素子を形成することを特徴とする半導体
装置の製造方法である。
上記構成によシ、製作工程の簡易化を図ることができる
。
実施例 本蒸明の第１の実施例を第２図を参照して説明する。
本実施例においては、先ず第２図Ａに示すように、Ｐ形
Ｓｉ基板ｃａｎに駆動ＭＯＳトランジスタが形成される
べき部分を除いてＬＯＣＯ８（選択酸化）法によシフイ
ールド５ｊ０２層（２２を形成する。次に、第２図Ｂに
示すように、全面に多結晶Ｓｉ（又はアモルファスＳｉ
　）を例えばＣＶＤ　（化学気相成長）法で堆積し、Ｓ
ｉ＋　（又はＧｅ”）をイオン注入した後、固相成長（
６００Ｃ，１５時間）させる。これによシＳｉ基板ＣＩ
’ｌｌ上Ｋ　ｈ　単結晶Ｓ　ｉ　Ｎｉ　Ｃ２３Ｊ　カＳ
　ｉＯｚ　層Ｇ！３上には再結晶化された多結晶Ｓｔ層
（財）が夫々形成される。
なお、堆積する多結晶Ｓｉの厚さは、好ましくは２０〜
７５０Ｘとし、このように薄くした場合には移動度μが
大きくなシ、またリーク電流は小さくなる。この後、ト
ランジスタが形成されるべき部分を残して、多結晶５ｉ
ＮＩ（財）を除去する。次に、第２図Ｃに示すように、
Ｎチャンネル駆動ＭＯＳ　）ランジスタとＰチャンネル
負荷ＭＯ８）ランジスタが形成されるべき単結晶Ｓｉ層
（ハ）上及び多結晶Ｓｉ層（財）上に夫々ダート酸化膜
（ハ）と多結晶Ｓｉのダート電極（イ）を形成する。次
に、第２図りに示すように、駆動ＭＯ８）ランジスタの
ソース（５）とドレイン（至）となるべき部分の単結晶
Ｓｉ層（ハ）及びこれよ多連続する多結晶５ｉＮ（財）
の一部に亘ってＮ形不純物をイオン注入し、また負荷Ｍ
Ｏ８）ランジスタのソース（ハ）とドレイン（至）とな
るべき部分の多結晶Ｓｉ層（２）にＰ形不純物をイオン
注入する。次に、第２図Ｅに示すように、５ｊ０２を全
面に堆積して５ｊ０２層Ｃ３１１を形成し、コンタクト
窓明けを行った後、ＡＰ電電極石ＮチャンネルＭＯＳ　
）ランジスタのソース電極（３２８）、ＰチャンネルＭ
Ｏ８）ランゾスタのドレインｔａ（３２Ｄ）及び両ＭＯ
８）ランジスタの夫々のドレイン（ハ）とソースの間の
接合を跨いでドレイン（ハ）とソース艶聞を接続する電
極（３２Ｃ）を形成してＮチャンネルＭＯＳ　）ランジ
スタ（至）とＰチャンネルＭＯＳトランジスタ（２）よ
構成る本発明に係るＣ−ＭＯＳ集積回路（ハ）を得る。
本製法によれば、多結晶ＳｉをＮチャンネルＭＯＳトラ
ンジスタ（至）とＰチャンネルＭＯ８）ランジスタ（財
）が形成されるべき領域に同時に堆積した後、Ｓｉ＋の
イオン注入と固相成長で再結晶化させ、Ｓｉ基板（２１
Ｊ上に成長した単結晶Ｓｉ＃（ハ）とＳ　ｉ　０２層（
２２１上の多結晶Ｓｉ層（財）を使用して夫々にＭＯＳ
　）ランジスタを製作することによシ、製造工程が簡単
になる。
また、再結晶化されたことによシ粒径の大きくなったフ
ィールド５ｊ０２層（２）上の多結晶Ｓｉを使用するこ
とによシ、再結晶化されない多結晶Ｓｉと比べて移動度
μがより向上する。ＮチャンネルＭＯＳ）ランジスタの
ドレイン（ホ）とＰチャンネルＭＯ８）ランジスタのソ
ース翰とが共通の多結晶Ｓｉ層Ｃ２４）内に形成され、
その接合部分で電極（３２Ｃ）によって電気的に接続さ
れるので、ドレイン（至）とソース艶聞の配線が容易と
なる。両ＭＯ８）ランジスタの各ダート１極＠は同時工
程で形成されるので両ダート電極弼のパターニングの際
に両者を接続した状態でパターニングできる。従ってダ
ート間配線を別工程で形成する必要がなくなシ、製作の
容易化が図れる。更に、コンタクト窓明の部分を広く取
ることができる。
本′発明の第２の実施例を第３図を参照して説明する。
本実施例においては、先ず第３図Ａに示すように、Ｐ形
基板ＣυにＮチャンネルＭＯ８）ランジスタが形成され
るべき部分を除いてＬＯＣＯ８法によシフイールド５ｉ
０２層（社）を形成する。次に、第３図Ｂに示すように
、全面に多結晶Ｓｉ　（又はアモルファスＳｉ）を例え
ばＣＶＤで堆積した後、ＭＯＳ　）ランジスタが形成さ
れるべき部分を残して、多結晶Ｓｉ層（２）を除去する
。次に、第３図Ｃに示すように、ＮチャンネルＭＯ８）
ランジスタとＰチャンネルＭＯ８）ランジスタが形成さ
れるべきＳｉ基板（２Ｄ上及びフィールド５ｉ０２層Ｑ
り上の多結晶Ｓｉ層（財）に夫々ダート酸化膜（至）と
多結晶Ｓｉのダート電極−を形成する。次に、第３図り
に示すように、ＮチャンネルＭＯ８）ランジスタのソー
ス（５）とドレイン例となるべき部分の多結晶Ｓｉ層（
２）にＮ形不純物をイオン注入し、またＮチャンネルＭ
Ｏ８）ランジスタのソース翰とドレイン（至）となるべ
き部分の多結晶Ｓｉ層（財）にＰ形不純物をイオン注入
する。次に、第３図Ｅに示すように、５ｉ０２を全面に
堆積して５ｉ０２層＜３１）を形成し、コンタクト窓明
けを行った後、Ａｐ電極０渇を形成してＮチャンネルＭ
Ｏ８）ランジスタ儲とＰチャンネルＭＯ８）ランジスタ
（至）よシ成るＣ−ＭＯ８集積回路（ハ）を得る。
尚、上鉤ではＰ形Ｓｉ基板を用いたが、その他Ｎ形Ｓｉ
基板を用いてこのＳｉ基板上にＰチャンネルＭＯ８トラ
ンジスタを形成し、フィールドＳ　ｉ　０２層上にＮチ
ャンネルＭＯ８）ランジスタを形成することもできる。
発明の効果 本発明により、半導体装置の製造が容易になる。
具体的には、Ｃ−ＭＯＳインバータの一方のＭＯＳ）ラ
ンジスタのソースと他方のＭＯＳ）ランジスタのドレイ
ンが共通の半導体層で形成されるので、ＮチャンネルＭ
Ｏ８）ランジスタとＰチャンネルＭＯＳトラフ２フ２間
の配線が容易である。また、両ＭＯ８）ランジスタのダ
ート電極は同時工程で形成できるので、そのときのパタ
ーニングのみで同時にゲート間配線も形成することがで
きる。また、コンタクト窓明けの部分を広く取ることが
できる。
従って、高密度化されたコンプリメンタ！ＪＭＯ８集積
回路の製造に適用して好適である。
【図面の簡単な説明】
第１図Ａ〜Ｄは従来のＣ−ＭＯＳインバータの製法の１
例を示す工程図、第２図Ａ−Ｅは本発明に係るＣ−ＭＯ
Ｓインバータの製法の１実施例を示す工程図、第３図Ａ
−Ｅは他の実施例を示す工程図である。 ＱＤはＰ形Ｓｉ基板、（２渇はフィールド５ｉ０２層、
（ハ）は単結晶Ｓｉ層、（ハ）は多結晶Ｓｉ層、關はＮ
チャンネルＭＯＳトランジスタ、（財）はＰチャンネル
ＭＯ８）ランジスタ、（ハ）はＣ−ＭＯ８集積回路であ
る。 第１図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上と該半導体基板上の絶縁層上に半導体素子
    を形成する半導体装置の製造方法において、上記半導体
    基板上と上記絶縁層上に同じ半導体層を形成した後、夫
    々に上記半導体素子を形成することを特徴とする半導体
    装置の製造方法。
JP59105192A 1983-12-23 1984-05-24 半導体装置の製造方法 Pending JPS60249356A (ja)

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JP59105192A JPS60249356A (ja) 1984-05-24 1984-05-24 半導体装置の製造方法
CA000470775A CA1228935A (en) 1983-12-23 1984-12-21 SEMICONDUCTOR DEVICE WITH ACTIVE ZONE OF POLYCRYSTALLINE SILICON, AND THEIR MANUFACTURE
DE8484116302T DE3485706D1 (de) 1983-12-23 1984-12-24 Verfahren zur herstellung einer halbleiteranordnung mit einer aktiven zone aus polykristallinem silicium.
EP84116302A EP0152625B1 (en) 1983-12-23 1984-12-24 Method for fabricating a semiconductor device having a polycrystalline silicon-active region.
CA000546639A CA1251579A (en) 1983-12-23 1987-09-10 Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
US07/097,341 US5172203A (en) 1983-12-23 1987-09-11 Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
US07/643,504 US5242844A (en) 1983-12-23 1991-01-22 Semiconductor device with polycrystalline silicon active region and method of fabrication thereof

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62179143A (ja) * 1986-01-31 1987-08-06 Fujitsu Ltd 半導体装置およびその製造方法
JPS63142849A (ja) * 1986-12-05 1988-06-15 Matsushita Electronics Corp 半導体装置およびその製造方法

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