JPS6024967B2 - オートクリア回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、（同期式）論理システムにおけるオートク
リア回路に関する。

オートクリア回路として、電源電圧の立ち上りを利用し
たものが公知である。

例えば、ＯＲ時定数回路を用いて、電源電圧の立ち上り
時の所定時間に“０”又は“１”の論理レベルのオート
クリア信号を形成するもの、あるいはレベルシフト回路
を用いて、電源電圧の立ち上りにおける時間差を利用す
るもの等である。これらのオートクリア回路にあっては
、電源電圧の立ち上りの影響を直接受けるものであり、
前者においては、立ち上りの遅い電源、後者にあっては
立ち上りの早い電源の下では、クリア信号が形成できな
いという誤動作が生じる場合がある。

また、一時的なパワーオフ時においても同様な問題が生
じるおそれがある。さらに、論理システムをモノリシッ
ク半導体集穣回路に構成する場合、前者のオートクリア
回路は、ＯＲ時定数回路を外付部品で構成する必要があ
り、後者のオートクリア回路は、電源電圧の低い時計用
論理システム等においては、レベルシフト量を大きくと
れないため、使用できないという問題がある。

この発明は、電線電圧に無間係に、確実に動作するオー
トクリア回路を提供するためになされた。

この発明は、同期式論理システムにおいては、クロック
パルスの有無により、オートクリア出力時を判別すれば
よいことに着目し、このクロックパルス又は、その基本
であるクロックパルスがタイミングパルス発生回路から
出力されているか否かを検出し、これに基づいてオート
クリア信号を形成しようとするものである。

以下、実施例により、この発明を具体的に説明する。

第１図は、この発明の一実施例を示す回路図である。

同において、１は、発振回路と、この発振回路の出力を
受ける分周回路（いずれも図示しない）を含むタイミン
グパルス発生回路である。

このパルス出力ａを縦続接続したィンバータ回路（ｍ，
，ＩＮ２）を介して、抵抗（Ｒ．）とコンデンサ（Ｃ，
）とで構成された積分回路に入力する。

このィンバータ回路（ＩＮ，，ＩＮ２）と、積分回路（
Ｒ，，Ｃ，）は遅延回路を構成し、その出力を排他的論
理和回路（ＥＸ）の一方の入力に印加し、他方の入力に
は、上記パルス出力ａをそのまま印加する。この排他的
論理和回路（ＥＸ）は、上記遅延回路とともに、パルス
信号の出力を検出するためのものであり、その出力をィ
ンバータ回路（ＩＮ２）のＰチャンネルＭＩＳＦＥＴ（
絶縁ゲート型電界効果トランジススタ・・・・・・Ｑ，
）からなる整流回路と抵抗（Ｒ２）、コンデンサ（Ｃ２
）とで構成された平滑回路に入力する。

そして、この平滑出力をィンバータ回路 （ＩＮ４，ＩＮ５）で構成された波形整形回路に入力す
ることにより、クリア信号（ＡＣＬ）を得るものである
。

なおこの回路は、回路の低消費電力化のために相補型Ｍ
ＩＳＦＥＴによって構成する。

この回路の動作は、第２図に示す動作波形図を参照して
、次に説明する。

電源投入により、分周回路１に電源電圧ｙｃｃが供給さ
れるがその出力は、電源電圧Ｖｃｃの立ち上り特性及び
発振回路の起動特性により、電源投入から若干の時間論
理値“０”又は“１”の一方の値を出力するものとなる
。

今、同図に示すように、“１”（電源電圧レベル）に安
定するものとする。この電源投入により発振回路が動作
するまでの間、タイミングパルス発生回路１は上記しベ
ルを出力する。次に、発振回路が動作すると、回路１か
らこれに応じたパルス信号が出力されることとなる。

これをィンバー夕回路（ＩＮ，，…２）及び積分回路（
Ｒ．，Ｃ，）で遅延した信号は、遅延信号ｂとなる。上
記パルス信号ａは、その遅延信号ｂとを入力とする排他
的論理和回路（ＥＸ）の出力は、共に入力が“０”又は
“１”のときは、“０”となるものであるので、同図に
示すように、パルスの立ち上り又は立ち下り時にのみ“
１”となる信号ｃが形成される。

これによりパルス信号の検出を行なう。整流回路におい
て、ィンバータ回路（ＩＮ３）は、排他的論理和回路（
Ｅｘ）の出力が“１”すなわちほ）、電源電圧（Ｖｃｃ
）になっている間、“０”すなわちほゞ回路の接地電圧
（Ｖｓｓ）を出力する。

ＰチャンネルＭＩＳＦＥＴＱ．は、インバータ回路（Ｎ
３）の出力が“０”である期間導適状態となる。その結
果、発振回路は、排他的論理和回路（Ｅｘ）の出力が“
１”であるときだけ導適状態となる。なお、電源電圧ｙ
ｃｃが比較的高い場合、整流回路として第５図のように
ダイオード接続のェンハンスメント型のｎチャンネルＭ
ＩＳＦＥＴＱを使用することができる。

この場合、ィンバータ（ＩＮ３）を使用しないので、回
路素子数が減少する。

この第５図の回路では、ｃ点の電位が“１”レベルにな
ったとき、ＭＩＳＦＥＴ（Ｑ４）のｃ点に接続した電極
がドレィンとして作用し、ｄ点に接続した電極がソース
として作用する。その結果、ｃ点の電位が“１”になっ
て時だけＭＩＳＦＥＴ（Ｑ）が導適状態となる。しかし
ながら、第５図の整流回路では、上記のように導適時の
ＭＩＳＦＥＴ（Ｑ）のｄ点に接続した電極がソースとし
て作用するので、ｃ点の“１”レベルの電位がＭＩＳＦ
ＥＴ（Ｑ）のゲート・ソース間しきい値電圧だけ低下し
てｄ点に現われることになる。

すなわちレベル低下を生じる。第１図の整流回路では、
導適時のＭＩＳＦＥＴ（Ｑ，）のｃ点に接続した電極が
ソースとして作用し、ｄ点に接続した電極がドレィンと
して作用するので、ｄ点におけるレベル低下が無い。

第１図の整流回路は、電池使用の電子時計のように、低
電源電圧とする回路に適する。上記整流回路の出力を平
滑回路で平滑することにより、信号ｄを得ることができ
る。

この場合、上記検出信号ｃの周期ｔと、ＯＲ時定数（Ｃ
２Ｒ２）の関係を、適当に設定することにより、信号ｄ
の立ち上りスピードが制御される。そして、この平滑出
力ｄを、インバ−夕回路（ｍ４，ＩＮ５）のロジックス
レッショルド電圧（Ｖｔ）で、波形整流することにより
、クリア信号（ＡＣＬ）を形成することができる。

すなわち、このクリア信号（ＡＣＬ）は、電源投入後、
上記平滑出力がロジックスレッショルド電圧（Ｖｔ）に
達するまでの間、“０”となるクリア信号を形成し、ク
リア動作の実行を行なうものである。

この実施例においては、クリア信号ａの出力の有無によ
り、クリア信号を形成するものであるため、前記従来技
術におけるオートクリア回路のように、電源電圧の立ち
上りの影響を受けることなく、確実なオートクＩＪア動
作の実行を行なうことができる。

すなわち、電源投入がなされ、発振回路及び分周回路が
動作開始した後、一定期間があってクリア動作の解除が
なされるものであることにより、クリアすべき論理回路
のクリア動作を確実に行なうことができる。

そして、第２図に示すように、電源が１時的にオフとな
ると、クロツクパルスａが出力されなくなり、平滑信号
ｄが低下し、再度の電源投入時には、上述のようなクリ
ア信号を形成することができる。

特に、電源投入状態において、発振動作が一時的に停止
するような場合においても、この実施例回路によれば、
クＩＪア信号を形成することができるものである。

この発明は、前記実施例に限定されず、上記ィンバータ
回路（ＩＮ，，ＩＮ２）、積分回路（Ｃ，．Ｒ，）及び
排他的論理和回路（Ｅｘ）に替え、積分回路を用いるも
のであってもよい。

この場合には、平滑回路の入力には、第２図に示す微分
出力（Ｃ，）が得られ、前述のようなパルス信号の検出
を行なうことができる。

すなわち、微分出力は、入力レベルが変化したときのみ
出力されるものであるからである。さらに、時計用の同
期式論理システムにおいては、基準発振周波数と分周し
て１秒パルスを形成するために、第３図に示すように、
発振回路２と、多段の分周回路３を有するものであるこ
とに着目し、複数値の分思出力をＡＮＤ回路又はＯＲ回
路に入力して、オール“１”、又はオール“０”を検出
することにより、発振回路の動作を検出することができ
る。すなわち、電源投入時に、すべての入力が“１”又
は“０”等の所定のパターになる確率が極めて小さいこ
とにより、これを直接平滑するものとして、直ちにクリ
ア解除動作になることがないと考えられるからである。
また、上述のような実施例回路は、オートクリア回路の
他、第４図に示すように、定電圧出力回路における電源
没入時の起動回路としても利用することができる。

この定電圧回路は、供聯合電圧（Ｅ）が負の電圧である
場合には、ｐチャンネルＭＩＳＦＥＴ（Ｑ２）を用いる
ことにより、この供給電圧（Ｅ）が印加された電極をド
レインとして作用させ、ソースを出力として用いる。

このソース出力を定電圧化するために電圧比較回路６の
非反転入力端子（ｔ）に出力電圧を規定する基準電圧（
Ｖｒｅｆ）を印加し、反転入力端子（一）に上訪ソース
出力電圧を印加して、この電圧比較出力を上記ＭＩＳＦ
ＥＴ（Ｑ２）のゲートに印加するものである。この電圧
比較回路６は、基準電圧（Ｖｒｅｆ）に出力電圧が一致
するような比較出力を形成してＭＩＳＦＥＴ（Ｑ２）の
ゲートに印加するものであるため、上記基準電圧を定電
圧とすることにより、定電圧比した出力電圧を得るもの
である。

そして、この電圧比較回路６は、その消費電力の低減を
図るためトクロックドラィブするものである。

このクロツクドライブにより、ＭＩＳＦＥＴ（Ｑ２）の
ゲート制御電圧は、間欠的にしか形成されないが、ゲー
ト容量（Ｃ３）のレベル保持作用を利用して、上記ＭＩ
ＳＦＥＴ（Ｑ２）の定電圧出力動作を行なわせるもので
ある。この回路は、単に出力電圧を定電圧化するための
ものではなく、この出力電圧を電子回路２〜４の電源電
圧とるにあたり、電子回路の最底動作電圧に応じた低電
圧とすることにより、電子回路の消費電力の削減を図ろ
うとするものである。

この回路において、上記ＭＩＳＦＥＴ（Ｑ２）をェンハ
ンスメント型ＭＩＳＦＥＴとした場合、あるいはデイブ
レッション型ＭＩＳＦＥＴとして場合でも基板効果によ
り、電源投入時にオフ又はオフ状態に近いものとなる。
一方、電圧比較回路６は、クロックドラィブされるもの
であるため、発振回路が動作しなければ動作を行なわな
い。したがって、同図に示すように、発振回路２、分周
回路３及び時計用制御回路４を上記定電圧出力で動作さ
せるような同期式論理システムにおいては、起動回路を
必要とするものとなる。

そこで、前記説明したオートクリア回路５を用い、その
出力で上記ＭＩＳＦＥＴ（Ｑ２）に並列に設けられた起
動ＭＩＳＦＥＴ（Ｑ３）を制御することにより、起動回
路としても利用することができる。

すなわち、少なくともオートクリア回路の出力回路であ
るィンバータ回路の電源を、上記供給電圧とすることに
より、電源投入後から発振回路２が動作するまでの間、
ＭＩＳＦＥＴ（Ｑ３）をオンとして、発振回路２等が動
作を開始するまでの間の電源供給動作を行ない、クロッ
ク信号が形成され電圧比較回路６が動作する状態となっ
たとき、自動的にオフして定電圧出力に基づいて電子回
路の動作を行なわせるこができるからである。この実施
例において、定電圧出力回路は、電圧供給端子（ＭＩＳ
ＦＥＴＱ２のドレイン）にダミーＭＩＳＦＥＴと、ソー
ス負荷抵抗を設け、そのソ−ス出力を電圧比較回路６の
反転端子入力に印加するものとしてもよい。

このダミー回路と、ＭＩＳＦＥＴ（Ｑ２）及びそのソー
ス側の電子回路とを等価とすることにより、出力電圧を
略一定とすることができるからである。

【図面の簡単な説明】

第１図，第３図及び第４図は、それぞれこの発明の一実
施例を示す回路図である。 第２図は、第１図の回路の動作波形図である。第５図は
、整流回路の回路図である。１・・・・・・クロツク発
生回路、２・・・・・・発振回路、３・・・・・・分周
回路、４・・・・・・時計回路、５・・・・・・オート
クリア回路、６・・・・・・電圧比較回路。弟ｌ図 弟２図 第５図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ タイミングパルス発生回路の出力を入力とし、パル
   ス信号を検出する回路であつて、上記タイミングパルス
   発生回路の出力信号の変化を検出する検出回路と、この
   検出回路の出力を入力とし、その平滑信号を形成する平
   滑回路と、この平滑回路の出力を入力とし、クリア信号
   を形成する波形整形回路とを具備することを特徴とする
   オートクリア回路。