JPS6025030B2 - 半導体記憶装置の駆動方式 - Google Patents
半導体記憶装置の駆動方式Info
- Publication number
- JPS6025030B2 JPS6025030B2 JP53165118A JP16511878A JPS6025030B2 JP S6025030 B2 JPS6025030 B2 JP S6025030B2 JP 53165118 A JP53165118 A JP 53165118A JP 16511878 A JP16511878 A JP 16511878A JP S6025030 B2 JPS6025030 B2 JP S6025030B2
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- JP
- Japan
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- writing
- gate
- voltage
- information
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、情報の書込み及び議出しを電気的に行なう不
揮発性メモリを有する半導体記憶装置の駆動方式の改良
に関する。
揮発性メモリを有する半導体記憶装置の駆動方式の改良
に関する。
従来、多用されている半導体記憶袋鷹の大部分は揮発性
郎ち電源を切ると記憶情報が消滅する型式のものである
。
郎ち電源を切ると記憶情報が消滅する型式のものである
。
そこで、そのような欠点に対処する装置として議出し専
用の不揮発性のものが提供されているが、そのような装
置では書換え不可能のものが多く、書換え可能なものの
種類は極く少ない。そして、その書換え可能なものは、
書込みは電気的に行なえるものの、書換えの前提となる
消去は紫外線照射に依らなければならないなど、取扱い
上不便である。また、電気的に書込み及び消去が可能で
あるものは記憶情報の保持が悪い欠点を持っていて、し
かも、その種の装置及び前記紫外線消去のものも含め、
集積回路装置に通常使用されている電源の電圧より遥か
に高い電圧を必要としている。第１図は従来の紫外線消
去型不揮発性半導体記憶装置の菱部側断面図である。
用の不揮発性のものが提供されているが、そのような装
置では書換え不可能のものが多く、書換え可能なものの
種類は極く少ない。そして、その書換え可能なものは、
書込みは電気的に行なえるものの、書換えの前提となる
消去は紫外線照射に依らなければならないなど、取扱い
上不便である。また、電気的に書込み及び消去が可能で
あるものは記憶情報の保持が悪い欠点を持っていて、し
かも、その種の装置及び前記紫外線消去のものも含め、
集積回路装置に通常使用されている電源の電圧より遥か
に高い電圧を必要としている。第１図は従来の紫外線消
去型不揮発性半導体記憶装置の菱部側断面図である。
図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド用酸化膜、３はｎ＋型ソース領域、４はｎ＋型ドレ
ィン領域、５はゲート酸化膜、６は多結晶シリコンのフ
ローティング・ゲート、７は同じく多結晶シリコンのコ
ントロール・ゲート、８は燐桂酸ガラス膜、９はソース
電極、１０はドレィン電極をそれぞれ示す。
ルド用酸化膜、３はｎ＋型ソース領域、４はｎ＋型ドレ
ィン領域、５はゲート酸化膜、６は多結晶シリコンのフ
ローティング・ゲート、７は同じく多結晶シリコンのコ
ントロール・ゲート、８は燐桂酸ガラス膜、９はソース
電極、１０はドレィン電極をそれぞれ示す。
この装置に於いて、情報の書込みを行なうには、チャネ
ル領域の電荷をフローティング・ゲート６へ注入し、ト
ランジスタの関値電圧Ｖｔｈを変化させるようにする。
ル領域の電荷をフローティング・ゲート６へ注入し、ト
ランジスタの関値電圧Ｖｔｈを変化させるようにする。
そして、このとき、フローティング・ゲート６への電荷
注入を容易にする為、基板１とコントロール・ゲート７
との間に電圧を印加して加速電界を形成する。情報の書
込みを速度を向上し、また、低い電圧で書込みを可能と
する為には、ゲ−ト酸化膜５の膜厚を薄くする必要があ
る。しかしながら、余り薄くすると、議出し時にゲート
酸化膜５に加わる電界に依っても僅かなから電荷の注入
が起って特性は不安定となる。通常、前記従来例では、
情報書込みに十２５〔Ｖ〕程度、読出し‘こは十５〔Ｖ
〕程度をコントロール・ゲートへ印加して関値電圧ｙ仇
の変化を検出している。
注入を容易にする為、基板１とコントロール・ゲート７
との間に電圧を印加して加速電界を形成する。情報の書
込みを速度を向上し、また、低い電圧で書込みを可能と
する為には、ゲ−ト酸化膜５の膜厚を薄くする必要があ
る。しかしながら、余り薄くすると、議出し時にゲート
酸化膜５に加わる電界に依っても僅かなから電荷の注入
が起って特性は不安定となる。通常、前記従来例では、
情報書込みに十２５〔Ｖ〕程度、読出し‘こは十５〔Ｖ
〕程度をコントロール・ゲートへ印加して関値電圧ｙ仇
の変化を検出している。
尚、前記従来例の構造では、フローティング・ゲート７
に電子が注入され、そして、それが蓄積されると閥値電
圧Ｖｔｈは高くなる。また、書込まれた情報を消去する
には紫外線を照射し、電子を放出するようにする。本発
明は、情報の書込み、消去を電気的に行なうことができ
、しかも書込み、読出し、消去の全てを低電圧の単一電
源、例えば８５〔Ｖ〕単一電源で行なうことができるよ
うに、また、書込まれた情報を不揮発に保持できるよう
にするものであり、以下これを詳細に説明する。
に電子が注入され、そして、それが蓄積されると閥値電
圧Ｖｔｈは高くなる。また、書込まれた情報を消去する
には紫外線を照射し、電子を放出するようにする。本発
明は、情報の書込み、消去を電気的に行なうことができ
、しかも書込み、読出し、消去の全てを低電圧の単一電
源、例えば８５〔Ｖ〕単一電源で行なうことができるよ
うに、また、書込まれた情報を不揮発に保持できるよう
にするものであり、以下これを詳細に説明する。
第２図は本発明を実施する場合に用いる半導体記憶装置
の一例を表わす要部側断面図、第３図は同じく要部平面
図である。
の一例を表わす要部側断面図、第３図は同じく要部平面
図である。
尚、第２図は第３図に於ける線×−Ｙに沿って切断した
ものであるが、第２図と第３図とを比較すると第３図に
於いては省略がある。各図に於いて、１１はｐ型シリコ
ン半導体基板、１２はフィールド用酸化膜、１３はｎ１
型ソース領域、１４はｎ＋型ドレィン領域、１５はゲー
ト酸化膜、１６はシリコン・フローティング・ゲート、
１７，はシリコン第１コントロール・ゲート、１７２は
シリコン第２コントロール・ゲート、１８は隣桂酸ガラ
ス膜をそれぞれ示す。
ものであるが、第２図と第３図とを比較すると第３図に
於いては省略がある。各図に於いて、１１はｐ型シリコ
ン半導体基板、１２はフィールド用酸化膜、１３はｎ１
型ソース領域、１４はｎ＋型ドレィン領域、１５はゲー
ト酸化膜、１６はシリコン・フローティング・ゲート、
１７，はシリコン第１コントロール・ゲート、１７２は
シリコン第２コントロール・ゲート、１８は隣桂酸ガラ
ス膜をそれぞれ示す。
尚、ゲート１６，１７，，１７２ は勿論多結晶のシリ
コンである。また、特にゲート１７，，１７２は金属を
用いても良い。前記構成からなる装置では、基板１１と
ゲート酸化膜１５との間に容量Ｃ，が、フローティング
・ゲート１６と第１コントロール・ゲート１７，との間
に容量Ｃ２が、フローテイング・ゲート１６と第２コン
トロール・ゲート１７２との間に容量Ｃ３が形成される
。
コンである。また、特にゲート１７，，１７２は金属を
用いても良い。前記構成からなる装置では、基板１１と
ゲート酸化膜１５との間に容量Ｃ，が、フローティング
・ゲート１６と第１コントロール・ゲート１７，との間
に容量Ｃ２が、フローテイング・ゲート１６と第２コン
トロール・ゲート１７２との間に容量Ｃ３が形成される
。
これ等容量Ｃ，〜Ｃ３は第４図（書込み時）及び第５図
（読出し時）に見られるような接続関係となって、電荷
の注入、蓄積等が行なわれ、記憶装置としての所要の動
作を行なうようになっている。
（読出し時）に見られるような接続関係となって、電荷
の注入、蓄積等が行なわれ、記憶装置としての所要の動
作を行なうようになっている。
尚、第４図及び第５図に於いて、Ｖｏは基板１１を接地
した場合に於けるフローティング・ゲート１６の電位、
Ｖｒは読出し用電圧、ＶＷは書込み用電圧をそれぞれ示
す。さて、情報の書込み時及び消去時にはゲート酸化膜
１５に加わる電界を大にしなければならない。
した場合に於けるフローティング・ゲート１６の電位、
Ｖｒは読出し用電圧、ＶＷは書込み用電圧をそれぞれ示
す。さて、情報の書込み時及び消去時にはゲート酸化膜
１５に加わる電界を大にしなければならない。
この電界は電位Ｖｏに比例する為、動作の解析には電位
Ｖｏの評価を行なえば良い。Ｖ。
Ｖｏの評価を行なえば良い。Ｖ。
＝き竿声２章３きき ‐‐‐‐‐‐（１１いま、
Ｖｒ＝Ｖｗであるから、Ｖ。
Ｖｒ＝Ｖｗであるから、Ｖ。
＝Ｃ≦２言２章も３Ｖｒ ……【２’である。ま
た「記憶情報を謙出す時は、式｛１｝に於いて、Ｖｗ＝
０であるから、Ｃ２Ｖｒ ．
．．…｛３’Ｖ。
た「記憶情報を謙出す時は、式｛１｝に於いて、Ｖｗ＝
０であるから、Ｃ２Ｖｒ ．
．．…｛３’Ｖ。
＝Ｃ，十Ｃ２十Ｃ３である。
第６図は容量Ｃ３に対する電位Ｖｏの依存性を表わすも
のである。
のである。
図に於いて、容量Ｃ３が零のときのＶｏ／ＶＷの値は、
第１図に見られる通常の構造を有する装置に於いて、議
出し用電圧Ｖｒが印加されたときの電位Ｖｏの大きさに
相当する。本発明では、Ｃ３＞０とするところに最大の
特徴があり、第６図に見られるような容量Ｃ３の値の場
合には、一定の議出し用電圧Ｖｒを用いているにも拘わ
らず、議出し時のＶｏ／Ｖｒは小さく、情報書込み或い
は消去時のＶｏ／Ｖｒを数倍以上に大きくすることがで
きる。即ち、書込み或いは消去時と議出し時とで第２コ
ントロール・ゲートの接続を切換えることに依り、それ
等の動作を単一電源で、しかも低い電圧で行なわせるこ
とが可能である。前記実施例に於いて、情報書込み或い
は消去を行なう為の電荷の注入は、基板１１に於ける接
合でブレイク・ダウンを発生させ、それに依り得られる
ホット・キャリャを注入したり、或いは、トンネル電流
に依り注入を行なうなど任意であるが、いずれにせよ、
低い電圧で高速の情報書込み及び消去を行なうことがで
き、しかも、記憶情報を半永久的に保持できる。
第１図に見られる通常の構造を有する装置に於いて、議
出し用電圧Ｖｒが印加されたときの電位Ｖｏの大きさに
相当する。本発明では、Ｃ３＞０とするところに最大の
特徴があり、第６図に見られるような容量Ｃ３の値の場
合には、一定の議出し用電圧Ｖｒを用いているにも拘わ
らず、議出し時のＶｏ／Ｖｒは小さく、情報書込み或い
は消去時のＶｏ／Ｖｒを数倍以上に大きくすることがで
きる。即ち、書込み或いは消去時と議出し時とで第２コ
ントロール・ゲートの接続を切換えることに依り、それ
等の動作を単一電源で、しかも低い電圧で行なわせるこ
とが可能である。前記実施例に於いて、情報書込み或い
は消去を行なう為の電荷の注入は、基板１１に於ける接
合でブレイク・ダウンを発生させ、それに依り得られる
ホット・キャリャを注入したり、或いは、トンネル電流
に依り注入を行なうなど任意であるが、いずれにせよ、
低い電圧で高速の情報書込み及び消去を行なうことがで
き、しかも、記憶情報を半永久的に保持できる。
そして、構造的に第２図、第３図に示したものに限定さ
れないことも勿論である。例えば、第２図に於いて、フ
ローティング‘ゲート１６を図の左方に延在させ、従っ
て、第２コントロール・ゲート１７２も左方に存在させ
るなどは自由であり、要は、容量Ｃ，，Ｃ２，Ｃ３に相
当する容量を第４図、第５図に見られるように接続可能
であれば良い。以上の説明で判るように、本発明に依れ
ば、フローティング・ゲート及びコントロール・ゲート
を有するＭＩＳ電界効果トランジスタからなる不揮発性
メモＩＪ‘こ於いて、フローテイング・ゲートをチャネ
ル領域上のみならずフィールド用絶縁膜上にまで延在さ
せ、そのフローテイング・ゲ−トに第１及び第２のコン
トロール・ゲートを対向させた構成になっている為、情
報書込み時には第１及び第２のコントロール・ゲートに
書込み用の所定電圧を印加し、その極性に依り半導体基
板側より正または負の電荷をフローティング・ゲートに
注入して記憶させ、その記憶情報を消去する際は同様に
負または正の電荷をフローティング・ゲートに注入して
その帯電状態を変えるようにして行なうことができ、ま
た、情報論出し時には第１及び第２のコントロール・ゲ
ートのいずれか一方に前記書込み用の所定の電圧と同じ
電圧である講出し電圧を印加し、他方は半導体基板に実
質的．・接する状態となし、そこで閥値電圧Ｖｔｈを検
出することができる。
れないことも勿論である。例えば、第２図に於いて、フ
ローティング‘ゲート１６を図の左方に延在させ、従っ
て、第２コントロール・ゲート１７２も左方に存在させ
るなどは自由であり、要は、容量Ｃ，，Ｃ２，Ｃ３に相
当する容量を第４図、第５図に見られるように接続可能
であれば良い。以上の説明で判るように、本発明に依れ
ば、フローティング・ゲート及びコントロール・ゲート
を有するＭＩＳ電界効果トランジスタからなる不揮発性
メモＩＪ‘こ於いて、フローテイング・ゲートをチャネ
ル領域上のみならずフィールド用絶縁膜上にまで延在さ
せ、そのフローテイング・ゲ−トに第１及び第２のコン
トロール・ゲートを対向させた構成になっている為、情
報書込み時には第１及び第２のコントロール・ゲートに
書込み用の所定電圧を印加し、その極性に依り半導体基
板側より正または負の電荷をフローティング・ゲートに
注入して記憶させ、その記憶情報を消去する際は同様に
負または正の電荷をフローティング・ゲートに注入して
その帯電状態を変えるようにして行なうことができ、ま
た、情報論出し時には第１及び第２のコントロール・ゲ
ートのいずれか一方に前記書込み用の所定の電圧と同じ
電圧である講出し電圧を印加し、他方は半導体基板に実
質的．・接する状態となし、そこで閥値電圧Ｖｔｈを検
出することができる。
このようにして、本発明方式では、電気的書込み、議出
し、消去を高速且つ低電圧で、しかも、単一電源で実施
可能であり、そして、記憶された情報は不揮発に維持さ
れる。更にまた、本発明に用いる装置を製造するには従
来装置を製造する場合と比較して何等の工程増加もなく
、単に、フローティング・ゲート及びコントロール・ゲ
ートとパターニング・マスクのパターンが変るだけであ
る。
し、消去を高速且つ低電圧で、しかも、単一電源で実施
可能であり、そして、記憶された情報は不揮発に維持さ
れる。更にまた、本発明に用いる装置を製造するには従
来装置を製造する場合と比較して何等の工程増加もなく
、単に、フローティング・ゲート及びコントロール・ゲ
ートとパターニング・マスクのパターンが変るだけであ
る。
第１図は従釆装置の要部側断面図、第２図は本発明を実
施するのに用いる装置の一例を表わす要部側断面図、第
３図は同じく要部平面図、第４図及び第５図は装置に於
いて生成される容量の接続関係を表わす説明図、第６図
は容量Ｃ３の電位Ｖｏに対する依存性を表わす線図であ
る。 図において、１１は基板、１２は酸化膜、１３はソース
領域、１４はドレィン領域、１５はゲート酸化膜、１６
はフローティング・ゲート、１７，，１７２は第１及び
第２のコントロール・ゲート、１８は機桂酸ガラス腰で
ある。 第１図 第２図 第３図 第４図 第５図 第６図
施するのに用いる装置の一例を表わす要部側断面図、第
３図は同じく要部平面図、第４図及び第５図は装置に於
いて生成される容量の接続関係を表わす説明図、第６図
は容量Ｃ３の電位Ｖｏに対する依存性を表わす線図であ
る。 図において、１１は基板、１２は酸化膜、１３はソース
領域、１４はドレィン領域、１５はゲート酸化膜、１６
はフローティング・ゲート、１７，，１７２は第１及び
第２のコントロール・ゲート、１８は機桂酸ガラス腰で
ある。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 一導電型の半導体基板上に選択的に形成されたフイ
ールド用絶縁膜、該フイールド用絶縁膜の間に露出され
る前記基板表面に形成された反対導電型のソース及びド
レイン領域、該ソース及びドレイン領域間のチヤネル領
域上のゲート絶縁膜上から前記フイールド用絶縁膜上に
延在するフローテイング・ゲート、該フローテイング・
ゲート上に絶縁膜を介して対向する第１及び第２のコン
トロール・ゲートを備えてなる半導体装置に於いて、情
報書込み時には、該第１及び第２のコントロール・ゲー
トに書込み用の所定の電圧を印加し、情報読出時には該
第１及び第２のコントロール・ゲートのいずれか一方に
前記書込み用の所定の電圧と同じ電圧である読出し電圧
を印加し、且つ、他方は前記半導体基板と同電位とする
ことを特徴とする半導体記憶装置の駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165118A JPS6025030B2 (ja) | 1978-12-29 | 1978-12-29 | 半導体記憶装置の駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165118A JPS6025030B2 (ja) | 1978-12-29 | 1978-12-29 | 半導体記憶装置の駆動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5593591A JPS5593591A (en) | 1980-07-16 |
| JPS6025030B2 true JPS6025030B2 (ja) | 1985-06-15 |
Family
ID=15806246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53165118A Expired JPS6025030B2 (ja) | 1978-12-29 | 1978-12-29 | 半導体記憶装置の駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025030B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823390A (ja) * | 1981-07-30 | 1983-02-12 | Toshiba Corp | 半導体記憶装置 |
| JP4488565B2 (ja) * | 1999-12-03 | 2010-06-23 | 富士通株式会社 | 半導体記憶装置の製造方法 |
-
1978
- 1978-12-29 JP JP53165118A patent/JPS6025030B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5593591A (en) | 1980-07-16 |
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