JPS60250646A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60250646A JPS60250646A JP59106388A JP10638884A JPS60250646A JP S60250646 A JPS60250646 A JP S60250646A JP 59106388 A JP59106388 A JP 59106388A JP 10638884 A JP10638884 A JP 10638884A JP S60250646 A JPS60250646 A JP S60250646A
- Authority
- JP
- Japan
- Prior art keywords
- base
- circuit
- semiconductor integrated
- integrated circuit
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特にＩ”Ｌ 回路型の
論理回路に関する。
論理回路に関する。
従来のＩ２Ｌ回路を用いた論理回路では、文献（ｒＡ
０ｎｅ−ＣｈｉｐＩ”Ｌ Ｃｏｎｔｒｏｌｌｅｒ ｆ□
ｒＡＩ）ｐｌｉａｎＣｅｓＪ ＬＥ’ 、８Ｃ−１４，
Ｎｏ、３．１９７９）でも述べられているように、ベー
ス領域の抵抗による電圧降下のため、ベース電極から遠
いゲートの電流利得が低下し、このためにファン・アウ
ト数が制限され入出力数の多い論理回路を形成できない
という欠点があった。すなわち、第１図に示したＩ２Ｌ
回路で形成した論理回路ＰＬＡ（ｐｒｏｇｒａｍａｌ）
ｌｅ Ｌ６ｇｉｃ １（ｒｒａｙ）を例にあげて説明す
ると、ＡＮＤブレーンへの入力信号１．１・・・Ｉ、Ｎ
が入るベース電極ＢＡ、１・・・ＢＡ、Ｎを各ベース領
域４ＢＡ−１・・・４ＢＡ−Ｎの端に１つだけ形成した
構造では、ベース電極に近いトランジスタＴＡＩ−１と
遠いトランジスタＴ Ａ １−Ｎ’の間で電流利得に差
が生じる。ここで入力信号１．１の入るベース領域４Ｂ
Ａ−１につい工述べると、第２図に示した第１図のＡ−
Ａ’断面図およびその等価回路を示した第３図かられか
るように、ベース電極ＢＡ、１から遠いトランジスタ。
０ｎｅ−ＣｈｉｐＩ”Ｌ Ｃｏｎｔｒｏｌｌｅｒ ｆ□
ｒＡＩ）ｐｌｉａｎＣｅｓＪ ＬＥ’ 、８Ｃ−１４，
Ｎｏ、３．１９７９）でも述べられているように、ベー
ス領域の抵抗による電圧降下のため、ベース電極から遠
いゲートの電流利得が低下し、このためにファン・アウ
ト数が制限され入出力数の多い論理回路を形成できない
という欠点があった。すなわち、第１図に示したＩ２Ｌ
回路で形成した論理回路ＰＬＡ（ｐｒｏｇｒａｍａｌ）
ｌｅ Ｌ６ｇｉｃ １（ｒｒａｙ）を例にあげて説明す
ると、ＡＮＤブレーンへの入力信号１．１・・・Ｉ、Ｎ
が入るベース電極ＢＡ、１・・・ＢＡ、Ｎを各ベース領
域４ＢＡ−１・・・４ＢＡ−Ｎの端に１つだけ形成した
構造では、ベース電極に近いトランジスタＴＡＩ−１と
遠いトランジスタＴ Ａ １−Ｎ’の間で電流利得に差
が生じる。ここで入力信号１．１の入るベース領域４Ｂ
Ａ−１につい工述べると、第２図に示した第１図のＡ−
Ａ’断面図およびその等価回路を示した第３図かられか
るように、ベース電極ＢＡ、１から遠いトランジスタ。
ＴＡＩ−Ｎ’にはＮ′−１個のベース抵抗ｋＬ１１が付
加され、電極ＢＡ、１に近いトランジスタＴＡＩ−１の
ベース・エミッタ間電圧Ｖｍｉに比べて、抵抗による電
圧降下分だけＶ＋ｖが低下し、電流利得が小さくなる。
加され、電極ＢＡ、１に近いトランジスタＴＡＩ−１の
ベース・エミッタ間電圧Ｖｍｉに比べて、抵抗による電
圧降下分だけＶ＋ｖが低下し、電流利得が小さくなる。
そのためファン・アウト数を多くできず論理回路の入出
力数に制限を受ける欠点があった。
力数に制限を受ける欠点があった。
〔発明の目的〕 ゛
本発明の目的はＩ’Ｌ 回路を用！て入出力数に制限を
受けない論理回路を提供することにある、〔発明の概要
〕 上記の目的のため、本発明では論理回路を構成するＩ２
Ｌ 回路のべ―スー域に少なくとも２つ以上の複数個の
ベース電極を設け、それらベース電極を上層の導体で接
続することにより、ベース領域の抵抗による電圧降下の
ゲート間格差を緩和し入出力数に制限のない論理回路を
実現するもので。
受けない論理回路を提供することにある、〔発明の概要
〕 上記の目的のため、本発明では論理回路を構成するＩ２
Ｌ 回路のべ―スー域に少なくとも２つ以上の複数個の
ベース電極を設け、それらベース電極を上層の導体で接
続することにより、ベース領域の抵抗による電圧降下の
ゲート間格差を緩和し入出力数に制限のない論理回路を
実現するもので。
ある。
以下、本発明の詳細な説明する。第４図は本発明を用い
てＩ２Ｌ 回路で構成したＰＬＡの平面図である。また
第５図は第４図Ｂ−８’断面図、第６図は第５図の等価
回路である。第４図に示すようにＰＬＡのＡＮＤプレー
ンへの入力信号Ｉ、１・・・Ｉ、Ｎの入るベース電極を
各ベース領域４ＢＡ−１・・・４ＢＡ−Ｎ内に複数個形
成し、それらベース電極を各ベース領域と平行な上層の
導体Ｂ２−１、・・・Ｂ ２−Ｎで接続した構造にする
ことによって、ベース領域の抵抗による電圧降下のゲー
ト間格差を緩和する。ここで入力信号１．１について述
べると、第５図に示すように、任意の複数個のベース電
極ＢＡ、１−１・・・ＢＡ、１−Ｉ・・・ＢＡ、 １−
りをベース領域４ＢＡ−１に設け、それらを上層の導体
Ｂ２−１で接続する。この構造によれば第６図の等価回
路に示したように、トランジスタＴＡＩ−１とＴＡＩ−
Ｎ’は入力信号から見てベース抵抗による電圧降下は同
じである。このように、ＡＮＤプレーンのトランジスタ
を接続する配線に対して直交する（つまりベース領域に
平行の）上層の導体で複数個のベース電極を接続するこ
とにより各ゲートのベース・エミッタ電圧ＶｍｍＯ差を
緩和でき、ベース電極の数を適当に選ぶことにより入出
力数に制限のない論理回路の構成が可能となる。なお、
とこでベース電極の数は各トランジスタの電流利得、ベ
ース領域のシート抵抗値等によシ選択されるものである
。本実施例ではＰＬＡのＡＮＤプレーンに複数個のベー
ス電極を設は上層の導体で接続したが、同様のことをＯ
Ｒプレーンに用いても有効である。また第４図に示した
レイアウト図のごとくゲートを接続する配線に直交して
上層のベース電極配線を形成するため、回路の高集積化
が容易で大規模の論理回路゛に適している。なお、本実
施例ではＩ”Ｌ 回路で構成したＰＬＡについてのみ示
したが、ベース抵抗によ□る電圧降下によって回路構成
に制限を受けるようなデコーダ等のＩ”Ｌ 回路を用い
た論理回路においても本発明は有効である。
てＩ２Ｌ 回路で構成したＰＬＡの平面図である。また
第５図は第４図Ｂ−８’断面図、第６図は第５図の等価
回路である。第４図に示すようにＰＬＡのＡＮＤプレー
ンへの入力信号Ｉ、１・・・Ｉ、Ｎの入るベース電極を
各ベース領域４ＢＡ−１・・・４ＢＡ−Ｎ内に複数個形
成し、それらベース電極を各ベース領域と平行な上層の
導体Ｂ２−１、・・・Ｂ ２−Ｎで接続した構造にする
ことによって、ベース領域の抵抗による電圧降下のゲー
ト間格差を緩和する。ここで入力信号１．１について述
べると、第５図に示すように、任意の複数個のベース電
極ＢＡ、１−１・・・ＢＡ、１−Ｉ・・・ＢＡ、 １−
りをベース領域４ＢＡ−１に設け、それらを上層の導体
Ｂ２−１で接続する。この構造によれば第６図の等価回
路に示したように、トランジスタＴＡＩ−１とＴＡＩ−
Ｎ’は入力信号から見てベース抵抗による電圧降下は同
じである。このように、ＡＮＤプレーンのトランジスタ
を接続する配線に対して直交する（つまりベース領域に
平行の）上層の導体で複数個のベース電極を接続するこ
とにより各ゲートのベース・エミッタ電圧ＶｍｍＯ差を
緩和でき、ベース電極の数を適当に選ぶことにより入出
力数に制限のない論理回路の構成が可能となる。なお、
とこでベース電極の数は各トランジスタの電流利得、ベ
ース領域のシート抵抗値等によシ選択されるものである
。本実施例ではＰＬＡのＡＮＤプレーンに複数個のベー
ス電極を設は上層の導体で接続したが、同様のことをＯ
Ｒプレーンに用いても有効である。また第４図に示した
レイアウト図のごとくゲートを接続する配線に直交して
上層のベース電極配線を形成するため、回路の高集積化
が容易で大規模の論理回路゛に適している。なお、本実
施例ではＩ”Ｌ 回路で構成したＰＬＡについてのみ示
したが、ベース抵抗によ□る電圧降下によって回路構成
に制限を受けるようなデコーダ等のＩ”Ｌ 回路を用い
た論理回路においても本発明は有効である。
本発明によれば、Ｉ”Ｌ 回路を用いて構成する論理回
路において入出力数に制限を受けず、高集積なディジタ
ル回路をアナログ回路を共任できる効果がある。またＰ
ＬＡに本発明を用いれば、ゲートを接続する配線と上層
のベース電極の接続配線を直交できるため回路の高集積
化に極めて効果がある。 −
路において入出力数に制限を受けず、高集積なディジタ
ル回路をアナログ回路を共任できる効果がある。またＰ
ＬＡに本発明を用いれば、ゲートを接続する配線と上層
のベース電極の接続配線を直交できるため回路の高集積
化に極めて効果がある。 −
第１図は従来技術によるＩ２Ｌ 回路で構成したＰＬＡ
のレイアウトを示す平面図、第２図は第１図のＡ−Ａ’
線断面図、第３図は第２図の等価回路、第４図は本発明
によるＩ”Ｌ 回路で構成したＰＬＡのレイアウトを示
す平面図、第５図は第４図のＢ−Ｂ’線断面図、第６図
は第５図の等価回路図である。 １・・・第１導電型半導体基板、２・・・第１導電型半
導体拡散層、３・・・第１導電型半導体層、４ＩＮＪ１
゜４ＩＮＪ２，４ＢＡ−１・・・４ＢＡ−Ｎ・・・第２
導電型半導体拡散層、５・・・第１導電型半導体拡散層
、６．６０・・・絶縁膜’；ＢＡ、１・・・ＢＡ、Ｎ・
・・ベース電極、ＴＡＩ−１・・・ＴＡＩ−Ｊ、’Ｉ’
Ａ１−ＪＨ・・・ＴＡＩ−Ｎ’ −１、ＴＡＩ−Ｎ’・
・・コレクタ電極、Ｉ’ＮＪ１．ＩＮＪ２・・・インジ
ェクタ電極、Ｉ、１・・・Ｉ、Ｎ・・・入力信号、０，
１・・・Ｏ，Ｍ・・・出力信号、几ｂ・・・ベース抵抗
、ＢＡ、１−１・・・ＢＡ、１−Ｉ・・・ＢＡ、１−Ｌ
、ＢＡ、Ｎ−１・・・ＢＡ、Ｎ−Ｉ・・・ＢＡ、Ｎ−Ｌ
・・・ベース電極、Ｂ２−１・・・Ｂ２−Ｎ・・・上層
の導体。 嘉 １ 巳 ｆＪ ３ 図 蔓 ４ 図 冨 ｔ 図 ｚ−ｒ 第１頁の続き ■発明者岡部 隆博 ０発 明 者 林 誠 ４ ■発明者則末 勝博。 国分寺市東恋ケ窪１丁目２８＠地 株式会社日立製作所
中央研究所内 訃平市上水木町１４７幡地 日立マイクロコンピュータ
エンジニアリング株式会社内 Ｊ１平市上水木町１４７幡地 日立マイクロコンピュー
タエンジニアリング株式会社内
のレイアウトを示す平面図、第２図は第１図のＡ−Ａ’
線断面図、第３図は第２図の等価回路、第４図は本発明
によるＩ”Ｌ 回路で構成したＰＬＡのレイアウトを示
す平面図、第５図は第４図のＢ−Ｂ’線断面図、第６図
は第５図の等価回路図である。 １・・・第１導電型半導体基板、２・・・第１導電型半
導体拡散層、３・・・第１導電型半導体層、４ＩＮＪ１
゜４ＩＮＪ２，４ＢＡ−１・・・４ＢＡ−Ｎ・・・第２
導電型半導体拡散層、５・・・第１導電型半導体拡散層
、６．６０・・・絶縁膜’；ＢＡ、１・・・ＢＡ、Ｎ・
・・ベース電極、ＴＡＩ−１・・・ＴＡＩ−Ｊ、’Ｉ’
Ａ１−ＪＨ・・・ＴＡＩ−Ｎ’ −１、ＴＡＩ−Ｎ’・
・・コレクタ電極、Ｉ’ＮＪ１．ＩＮＪ２・・・インジ
ェクタ電極、Ｉ、１・・・Ｉ、Ｎ・・・入力信号、０，
１・・・Ｏ，Ｍ・・・出力信号、几ｂ・・・ベース抵抗
、ＢＡ、１−１・・・ＢＡ、１−Ｉ・・・ＢＡ、１−Ｌ
、ＢＡ、Ｎ−１・・・ＢＡ、Ｎ−Ｉ・・・ＢＡ、Ｎ−Ｌ
・・・ベース電極、Ｂ２−１・・・Ｂ２−Ｎ・・・上層
の導体。 嘉 １ 巳 ｆＪ ３ 図 蔓 ４ 図 冨 ｔ 図 ｚ−ｒ 第１頁の続き ■発明者岡部 隆博 ０発 明 者 林 誠 ４ ■発明者則末 勝博。 国分寺市東恋ケ窪１丁目２８＠地 株式会社日立製作所
中央研究所内 訃平市上水木町１４７幡地 日立マイクロコンピュータ
エンジニアリング株式会社内 Ｊ１平市上水木町１４７幡地 日立マイクロコンピュー
タエンジニアリング株式会社内
Claims (1)
- １、論理回路を構成するＩ’Ｌ 回路のベース領域に少
なくとも複数個のベース電極を設け、それらのベース電
極を接続する上層の導体をベース領域に平行に設けたこ
とによυベース領域の抵抗による電圧降下の論理ゲート
開蓋を緩和したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106388A JPH0622277B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106388A JPH0622277B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250646A true JPS60250646A (ja) | 1985-12-11 |
| JPH0622277B2 JPH0622277B2 (ja) | 1994-03-23 |
Family
ID=14432313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106388A Expired - Lifetime JPH0622277B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622277B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58206171A (ja) * | 1982-05-26 | 1983-12-01 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-05-28 JP JP59106388A patent/JPH0622277B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58206171A (ja) * | 1982-05-26 | 1983-12-01 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622277B2 (ja) | 1994-03-23 |
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