JPS60254318A - 磁気デイスク制御装置 - Google Patents
磁気デイスク制御装置Info
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- JPS60254318A JPS60254318A JP11191284A JP11191284A JPS60254318A JP S60254318 A JPS60254318 A JP S60254318A JP 11191284 A JP11191284 A JP 11191284A JP 11191284 A JP11191284 A JP 11191284A JP S60254318 A JPS60254318 A JP S60254318A
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- JP
- Japan
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- microprocessor
- data
- signal
- buffer
- head
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- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報処理装置の外部記憶に用いられる磁気ディ
スク装置のコントローラに係シ、特にマイクロプロセッ
サとデータバッファがパスを共有する構造の磁気ディス
ク制御装置に関する。
スク装置のコントローラに係シ、特にマイクロプロセッ
サとデータバッファがパスを共有する構造の磁気ディス
ク制御装置に関する。
情報処理装置の外部記憶をなすノ・−ドディスクドライ
ブに於いては、第１図に示すような構成のハードディス
クコントローラが広く用いられている。第１図に於いて
、１はハードディスクコントローラ、１１はホストシス
テム（Ｈ−ＣＰＵ）、１２はハードディスク装置（ＤＩ
ＳＫ）である。２乃至１０はそれぞれハードディスクコ
ントローラ１の構成要素をなすもので、２はコントロー
ラ１全体の制御を司るマイクロプロセッサ、３はプログ
ラム格納ＲＯＭである。４はＲＡＭであシ、マイクロプ
ロセッサ２のワークエリアとディスクの読み書きデータ
を一時的に蓄える／４７フアメモリからなる。５はホス
トインタフェースコントロール回路（ＨＯ８Ｔ−ＩＦ−
ＣＮＴ）、６はフォーマットタイミングコントロール部
及びノ々ツファメモリコントロール部でなる制御回路（
ＦＴＣ／ＢＭＣ）、７はディスクインタフェースコント
ロール回路（ＤＤ−ＩＦ−ＣＮＴ）、８はデータバス、
９はホストインタフェース、１０はディスクインタフェ
ースである。
ブに於いては、第１図に示すような構成のハードディス
クコントローラが広く用いられている。第１図に於いて
、１はハードディスクコントローラ、１１はホストシス
テム（Ｈ−ＣＰＵ）、１２はハードディスク装置（ＤＩ
ＳＫ）である。２乃至１０はそれぞれハードディスクコ
ントローラ１の構成要素をなすもので、２はコントロー
ラ１全体の制御を司るマイクロプロセッサ、３はプログ
ラム格納ＲＯＭである。４はＲＡＭであシ、マイクロプ
ロセッサ２のワークエリアとディスクの読み書きデータ
を一時的に蓄える／４７フアメモリからなる。５はホス
トインタフェースコントロール回路（ＨＯ８Ｔ−ＩＦ−
ＣＮＴ）、６はフォーマットタイミングコントロール部
及びノ々ツファメモリコントロール部でなる制御回路（
ＦＴＣ／ＢＭＣ）、７はディスクインタフェースコント
ロール回路（ＤＤ−ＩＦ−ＣＮＴ）、８はデータバス、
９はホストインタフェース、１０はディスクインタフェ
ースである。
ここで、上記コントローラ１に設けられるＲＡＭ Ｊ内
のバッファメモリがセクタ単位のＦＩＦＯバッファで構
成され、そのバッファサイズを４セクタとする。また、
データバス８を共有するために、データ転送中はマイク
ロプロセッサ２が動作停止状態（ホールド状態）となシ
、かつヘッドの切換え、及びシーク動作はマイクロプロ
セッサ２によシ行なうものとする。
のバッファメモリがセクタ単位のＦＩＦＯバッファで構
成され、そのバッファサイズを４セクタとする。また、
データバス８を共有するために、データ転送中はマイク
ロプロセッサ２が動作停止状態（ホールド状態）となシ
、かつヘッドの切換え、及びシーク動作はマイクロプロ
セッサ２によシ行なうものとする。
このような構成のコントローラーにて、従来では、ヘッ
ドの切換えに伴い、ディスクの回転待ちが生じ、この回
転待ちを起さずにヘッド切換をするには高速のプロセッ
サを使用しなければならないことから、コストの上昇、
ノ・−ドウエアの繁雑化等を招き非常に不利な構成とな
るという不都合が生じていた。
ドの切換えに伴い、ディスクの回転待ちが生じ、この回
転待ちを起さずにヘッド切換をするには高速のプロセッ
サを使用しなければならないことから、コストの上昇、
ノ・−ドウエアの繁雑化等を招き非常に不利な構成とな
るという不都合が生じていた。
この具体例を第１図及び第２図を参照して説明する。こ
こでは、成るシリンダのヘッド「０」。
こでは、成るシリンダのヘッド「０」。
セクタ「１４」から５セクタリードする場合の動作を例
に挙げて説明する。最終セクタナン・々をＡ１６とする
とアクセスする順番は、ヘッド０のセクタ１４，１５，
１６、及びヘッド１のセクタ０，１となる。第２図（ａ
）はディスク妙）らのインデックスノＪ？ルス（ＩＮＤ
ＥＸ）を示し、同図（ｂ）は磁性面上のセクタの位置と
そのナンノ々（Ａ）を示す。同図（Ｃ）はホールドリク
エスト信号（ＨＯＬＤ ＲＥＱ） テ、？ イクロプロ
セッサ２よりデータ転送の起動がかかる（図中のＢ、Ｆ
）と、アクティブとなってデータ転送に入シ、マイクロ
プロセッサ２はホールド状態となる（図中のＣ。
に挙げて説明する。最終セクタナン・々をＡ１６とする
とアクセスする順番は、ヘッド０のセクタ１４，１５，
１６、及びヘッド１のセクタ０，１となる。第２図（ａ
）はディスク妙）らのインデックスノＪ？ルス（ＩＮＤ
ＥＸ）を示し、同図（ｂ）は磁性面上のセクタの位置と
そのナンノ々（Ａ）を示す。同図（Ｃ）はホールドリク
エスト信号（ＨＯＬＤ ＲＥＱ） テ、？ イクロプロ
セッサ２よりデータ転送の起動がかかる（図中のＢ、Ｆ
）と、アクティブとなってデータ転送に入シ、マイクロ
プロセッサ２はホールド状態となる（図中のＣ。
Ｇ）。尚、図中、Ａ、Ｅの状態はマイクロプロセッサ２
が動作している（ビジィ）状態である。
が動作している（ビジィ）状態である。
又、第２図（ｄ）はディスクから・々ッファ（ＤＩＳＫ
→ＢＦ）までのデータ転送状態を表わし、同図（−）は
バッファからホストシステム１１までのデータ転送状態
を表わす。又、第２図（ｆ）はバッファのフル（ＦＵＬ
Ｌ ）状態を表わすフラグで、このフラグがアクティブ
の場合、ホスト側の転送ができないことを示している。
→ＢＦ）までのデータ転送状態を表わし、同図（−）は
バッファからホストシステム１１までのデータ転送状態
を表わす。又、第２図（ｆ）はバッファのフル（ＦＵＬ
Ｌ ）状態を表わすフラグで、このフラグがアクティブ
の場合、ホスト側の転送ができないことを示している。
まず、マイクロプロセッサ２よシ、第２図（Ｃ）に示す
Ｂ点で起動がかかると、ホールドリクエスト信号（ＨＯ
ＬＤ ＲＥＱ）が出力されて、マイクロプロセッサはホ
ールド状態となシ、これによシ、パス８を開放し、デー
タ転送に入る。ディスクから３セクタ（セクタ１４．１
５．１６）を読゛ み出した後、バッファがフル（ＦＵ
ＬＬ）状態になると、ホールドリクエスト信号（ＨＯＬ
Ｄ ＲＥＱ）が落ち（第２図（Ｃ）のＤ点）、再びマイ
クロプロセッサ２が動作を開始して、ヘッドをヘッド０
からヘッド１に切シ換える（第２図（Ｃ）のＥ）。この
ヘッド切換が終了すると、残りの２セクタ（セフ、″、
タ０，１）をリードするために、再びデータ転送の起動
をかける（第２図（Ｃ）のＦ点）。この際、ヘッド切換
後の再起動をかけた時点（第２図（、）のＦ点）で、セ
クタＯが既に通過しているため、−回転待たなければ、
セクタＯのデータを読むことができない。すなわち、回
転待ち、を起こさずにセクタ０を読むためには第２図の
Ｈ点までに起動をかけなければならず、従って高速処理
が可能な高価なシステム構成としなければならない。
Ｂ点で起動がかかると、ホールドリクエスト信号（ＨＯ
ＬＤ ＲＥＱ）が出力されて、マイクロプロセッサはホ
ールド状態となシ、これによシ、パス８を開放し、デー
タ転送に入る。ディスクから３セクタ（セクタ１４．１
５．１６）を読゛ み出した後、バッファがフル（ＦＵ
ＬＬ）状態になると、ホールドリクエスト信号（ＨＯＬ
Ｄ ＲＥＱ）が落ち（第２図（Ｃ）のＤ点）、再びマイ
クロプロセッサ２が動作を開始して、ヘッドをヘッド０
からヘッド１に切シ換える（第２図（Ｃ）のＥ）。この
ヘッド切換が終了すると、残りの２セクタ（セフ、″、
タ０，１）をリードするために、再びデータ転送の起動
をかける（第２図（Ｃ）のＦ点）。この際、ヘッド切換
後の再起動をかけた時点（第２図（、）のＦ点）で、セ
クタＯが既に通過しているため、−回転待たなければ、
セクタＯのデータを読むことができない。すなわち、回
転待ち、を起こさずにセクタ０を読むためには第２図の
Ｈ点までに起動をかけなければならず、従って高速処理
が可能な高価なシステム構成としなければならない。
本発明は上記実情に鑑みなされたもので、マイクロゾロ
セッサとデータバッファがデータバスを共有する構成の
磁気ディスク制御装置に於いて、低速で安価なマイクロ
ゾロセッサを用いてヘッドアドバンス後の回転待ちを回
避でき、データ転送を効率良く高速に実行できる磁気デ
ィスク制御装置を提供することを目的とする。
セッサとデータバッファがデータバスを共有する構成の
磁気ディスク制御装置に於いて、低速で安価なマイクロ
ゾロセッサを用いてヘッドアドバンス後の回転待ちを回
避でき、データ転送を効率良く高速に実行できる磁気デ
ィスク制御装置を提供することを目的とする。
本発明ｔｉ、マイクログロセー・廿シデータパッ７アが
データバスを共有する磁気ディスク制御装置に於いて、
トラック最終セクタから次のヘッドに移るとき、最終セ
クタアクセス後、擬似的な・ぐツ７アフル（ＦＵＬＬ）
状態を作シ出すことによって、低速で安価なマイクロプ
ロセッサを用いて、回転待ちをすることなく、ヘッド切
換後のｒ−夕転送が効率良く実行できる磁気ディスク制
御装置が提供できる。
データバスを共有する磁気ディスク制御装置に於いて、
トラック最終セクタから次のヘッドに移るとき、最終セ
クタアクセス後、擬似的な・ぐツ７アフル（ＦＵＬＬ）
状態を作シ出すことによって、低速で安価なマイクロプ
ロセッサを用いて、回転待ちをすることなく、ヘッド切
換後のｒ−夕転送が効率良く実行できる磁気ディスク制
御装置が提供できる。
以下図面を参照して本発明の一実施例を説明する。
第３図は本発明の一実施例に於ける要部のハードウェア
構成を示すブロック図である。図中、１０１はへッドア
ドパンスフリ、ゾフロップであシ、マイクロプロセッサ
によシセット／リセットできる。１０２はブロックエン
ド検出回路（ＢＬＯＣＫ ＥＮＤ ＤＥＴＥＣＴ）であ
シ、ディスクにリード／ライトしたブロック数をカウン
トする。このブロックエンド検出回路１０２の初期設定
はマイクロプロセッサにより行たり−１０３はヘラ号（
ＦＨＤＡＤＶ）である。１０４はブロックエンド検出回
路１０２の出力信号（ＤＢＬＫＥ−１信号）であり、最
終ブロックの一つ手前のブロック（最終ブロック−１）
検出信号を出力する。１０５は、ヘッドアドバンスフリ
ップフロップ１０１の出力１０３とブロックエンド検出
回路１０２の出力１０．４とを入力するアンドダートで
あｐ、１ｏｅはアンドゲート１０５の出力信号（ＤＳＢ
ＬＫＥ）である。１０７はホストデータ転送時に於いて
各ブロック終了毎に出力されるブロック転送終了信号（
ＤＲＬＦＵＬ ）である。１０ｇはアンドダート１０５
の出力１０６をブロック転送終了信号１０７に同期化す
るだめのフリップフロップで 。
構成を示すブロック図である。図中、１０１はへッドア
ドパンスフリ、ゾフロップであシ、マイクロプロセッサ
によシセット／リセットできる。１０２はブロックエン
ド検出回路（ＢＬＯＣＫ ＥＮＤ ＤＥＴＥＣＴ）であ
シ、ディスクにリード／ライトしたブロック数をカウン
トする。このブロックエンド検出回路１０２の初期設定
はマイクロプロセッサにより行たり−１０３はヘラ号（
ＦＨＤＡＤＶ）である。１０４はブロックエンド検出回
路１０２の出力信号（ＤＢＬＫＥ−１信号）であり、最
終ブロックの一つ手前のブロック（最終ブロック−１）
検出信号を出力する。１０５は、ヘッドアドバンスフリ
ップフロップ１０１の出力１０３とブロックエンド検出
回路１０２の出力１０．４とを入力するアンドダートで
あｐ、１ｏｅはアンドゲート１０５の出力信号（ＤＳＢ
ＬＫＥ）である。１０７はホストデータ転送時に於いて
各ブロック終了毎に出力されるブロック転送終了信号（
ＤＲＬＦＵＬ ）である。１０ｇはアンドダート１０５
の出力１０６をブロック転送終了信号１０７に同期化す
るだめのフリップフロップで 。
あシ、１０９はフリップフロラｆ１０８の出力である。
１１０はデータバッファのフル（ＦＵＬＬ）状態を表わ
すバッファフル状態表示信号（ＤＦＵＬＬ）であシ、こ
の信号１０９が１１１＃の場合、ホスト側の転送ができ
ないことを表わす。１１１はフリップ７０ツｆ１０８の
出力１０９とバッファフル状態表示信号１１０を入力と
するオアダートであり、１１２はオアゲート１１ノの出
力である。１１３はブロックエンド検出回路１２の出力
であり、ディスク側の最終プロ、クアクセスを表わす最
終ブロックアクセス表示信号（ＤＤＳＫＥＤ）である。
すバッファフル状態表示信号（ＤＦＵＬＬ）であシ、こ
の信号１０９が１１１＃の場合、ホスト側の転送ができ
ないことを表わす。１１１はフリップ７０ツｆ１０８の
出力１０９とバッファフル状態表示信号１１０を入力と
するオアダートであり、１１２はオアゲート１１ノの出
力である。１１３はブロックエンド検出回路１２の出力
であり、ディスク側の最終プロ、クアクセスを表わす最
終ブロックアクセス表示信号（ＤＤＳＫＥＤ）である。
１１４はホストシステムに対するデータ要求信号（ＤＲ
Ｑ）を制御する制御回路であシ、１１５は上記データ要
求信号（ＤＲＱ）である。１１６はオアゲート１１１の
出力１１２と最終プロ、クアクセス表示信号１１３を入
力するノアダートであシ、１１７はノアダート１１６の
出力である。１１ｇはマイクロプロセッサに対するホー
ルドリクエスト７リツプフロツグであシ、マイクロプロ
セッサによってデータ転送の起動がかけられると、この
フリップフロップもセットされる。１ノ９はホールドリ
クエスト信号（ＨＯＩ、Ｄ ＲＥＱ）であシ、との信号
が′１″になるとマイクロプロセッサがデータバス、ア
ドレスバス、コントロール信号等を開放し、データ転送
可能状態となる。
Ｑ）を制御する制御回路であシ、１１５は上記データ要
求信号（ＤＲＱ）である。１１６はオアゲート１１１の
出力１１２と最終プロ、クアクセス表示信号１１３を入
力するノアダートであシ、１１７はノアダート１１６の
出力である。１１ｇはマイクロプロセッサに対するホー
ルドリクエスト７リツプフロツグであシ、マイクロプロ
セッサによってデータ転送の起動がかけられると、この
フリップフロップもセットされる。１ノ９はホールドリ
クエスト信号（ＨＯＩ、Ｄ ＲＥＱ）であシ、との信号
が′１″になるとマイクロプロセッサがデータバス、ア
ドレスバス、コントロール信号等を開放し、データ転送
可能状態となる。
第４図（ａ）乃至（０）は一実施例の動作を説明するだ
めの上記第３図に於ける各部の信号タイミングを示すタ
イムチャートである。
めの上記第３図に於ける各部の信号タイミングを示すタ
イムチャートである。
ここで、第３図及び第４図を参照して一実施例の動作を
説明する。ここでは、成るシリンダヘッド０．セクタ１
４から、５セクタをリードする場合の動作を説明する。
説明する。ここでは、成るシリンダヘッド０．セクタ１
４から、５セクタをリードする場合の動作を説明する。
まず、マイクロプロセッサが第４図←）に示す５点にお
いて、ヘッドアドバンスフリップフロツノ１０１をセッ
トし、そノ出カフ ｏ ｓ （ＦＨＤＡＤＶ）を′１＃
にした後、第４図（ｃ）に示すＢ点にてデータ転送の起
動をかけると、７リツノフロツプ１１８がセットされ、
その出力１１９ （ＨＯＬＤ ＲＥＱ）が°ゝ１”とな
ってデータ転送に入る（第４図（Ｃ）に示すＣ期間）。
いて、ヘッドアドバンスフリップフロツノ１０１をセッ
トし、そノ出カフ ｏ ｓ （ＦＨＤＡＤＶ）を′１＃
にした後、第４図（ｃ）に示すＢ点にてデータ転送の起
動をかけると、７リツノフロツプ１１８がセットされ、
その出力１１９ （ＨＯＬＤ ＲＥＱ）が°ゝ１”とな
ってデータ転送に入る（第４図（Ｃ）に示すＣ期間）。
ディスクからセクタ１５のデータをリードすると、ブロ
ックエンド検出回路１０２よシ、第４図（ｇ）に示す如
く、検出信号１０４ （ＤＢＬＫＥ・、；最終セクター
１）が出力され、この信号１０４が７リツプフロツゾ１
０８によシ、第４図（ｈ）に示すバッファフル状態表示
信号１ ｏ ｙ （ＤＲＬＦＵＬ）に同期訛′されて、
第４図０）に示す信号１０９ （ＦＢＬＫ ２１）が出
力され、−更にこの出方信号１ ｏ ９ （ＦＢＬＫ
２１）ｋ従いオアゲート１１１よシ、第４図（ｊ）に示
す如くバッファフル状態を示す信号（ＦＵＬＬ）が出力
される。これによって、まず制御回路１１４の出力１１
５ （ＤＲＱ）がリセットされ、ホスト側のデータ転送
が中断される。そして、最終ブキック（セクタ１６）の
アクセス終了時に、プロ。
ックエンド検出回路１０２よシ、第４図（ｇ）に示す如
く、検出信号１０４ （ＤＢＬＫＥ・、；最終セクター
１）が出力され、この信号１０４が７リツプフロツゾ１
０８によシ、第４図（ｈ）に示すバッファフル状態表示
信号１ ｏ ｙ （ＤＲＬＦＵＬ）に同期訛′されて、
第４図０）に示す信号１０９ （ＦＢＬＫ ２１）が出
力され、−更にこの出方信号１ ｏ ９ （ＦＢＬＫ
２１）ｋ従いオアゲート１１１よシ、第４図（ｊ）に示
す如くバッファフル状態を示す信号（ＦＵＬＬ）が出力
される。これによって、まず制御回路１１４の出力１１
５ （ＤＲＱ）がリセットされ、ホスト側のデータ転送
が中断される。そして、最終ブキック（セクタ１６）の
アクセス終了時に、プロ。
クエンド検出回路１０２よシ、第４図（ｏ）に示す如く
、最終ブロックアクセス表示信号１１３（ＤＤＳＫＥＤ
）が出力される左、これによってノアゲート１１６より
第４図（ｋ）に示す信号１１７（Ｒ８ＴＨＬＤ）が出力
され、フリップ７０ツブ１１８の出力信号、即ちホール
ドリクエスト信号１１９’ （ＨＯＬＤ ＲＥＱ）がリ
セットされる（第４図（ｃ）のＤ点）。
、最終ブロックアクセス表示信号１１３（ＤＤＳＫＥＤ
）が出力される左、これによってノアゲート１１６より
第４図（ｋ）に示す信号１１７（Ｒ８ＴＨＬＤ）が出力
され、フリップ７０ツブ１１８の出力信号、即ちホール
ドリクエスト信号１１９’ （ＨＯＬＤ ＲＥＱ）がリ
セットされる（第４図（ｃ）のＤ点）。
上記ホールトリクエスト信号１１９ （ＨＯＬＤ ＲＥ
Ｑ）がリセットされることにょシ、再びマイクロプロセ
ッサが動作を開始し、ヘッドの切シ換え処ｊ 理を実行
する（第４図（ｃ）のＥ期間内）。次のアクセスはヘラ
・ドアドノミンスをしないのテ、第４図←）に示すに点
でヘッドアドパンスフリッゾフロ、ゾ１０１をリセット
する。そして、第３図（ｃ）に示すＦ点で再びデータ転
送の起動をかけ、フリップフロツノ１１８がセットされ
て、データ転送状態（第４図（ｃ）のＧ期間内）に入る
。この際、第４図（Ｃ）に示すＤ点（マイクロプロセッ
サが再び動き出す時点）がセクタ１６のアクセス直後に
あるため、時間的余裕が生じ、これによシ、第４図のＦ
点よシ前に再起動（第２図（ｃ）のＦ点）をかけること
が可能となる。したがって、ヘッドアドバンス後、回転
待ちをすることなく、セクタＯのデータをアクセスする
ことができる。
Ｑ）がリセットされることにょシ、再びマイクロプロセ
ッサが動作を開始し、ヘッドの切シ換え処ｊ 理を実行
する（第４図（ｃ）のＥ期間内）。次のアクセスはヘラ
・ドアドノミンスをしないのテ、第４図←）に示すに点
でヘッドアドパンスフリッゾフロ、ゾ１０１をリセット
する。そして、第３図（ｃ）に示すＦ点で再びデータ転
送の起動をかけ、フリップフロツノ１１８がセットされ
て、データ転送状態（第４図（ｃ）のＧ期間内）に入る
。この際、第４図（Ｃ）に示すＤ点（マイクロプロセッ
サが再び動き出す時点）がセクタ１６のアクセス直後に
あるため、時間的余裕が生じ、これによシ、第４図のＦ
点よシ前に再起動（第２図（ｃ）のＦ点）をかけること
が可能となる。したがって、ヘッドアドバンス後、回転
待ちをすることなく、セクタＯのデータをアクセスする
ことができる。
上述した如く、ヘッドアドバンスフラグ（Ｆ）ｔＤＡＤ
Ｖ）をセットすることによって、擬似的ノ々ッファフル
（ＦＵＬＬ ）状態（ＦＢＬＫ ’２１ ）を作シ出し
、これによって最終セクタアクセス終了時点でホールド
リクエスト信号７７９ （ＨＯＬＤ ＲＥＱ）がリセッ
トされる。従って、マイクロプロセッサが再び動き出す
時点が早くなる。すなわち、従来は第２図のＤ点であっ
たものが、本発明の実施例によれば、第４図のＤ点とな
る。このため、従来に比し、ヘッドアドバンス動作、次
のアクセス準備等をした後の再起動をかける時点が早く
なる（第２図、第４図のＦ点参照）。これによシ、従来
、へ、ドアドパンス後、回転待ちをしていたものが、本
発明の実施例によれば、回転待ちをしないで、ヘッドア
ドバンス後のデータ転送をすることができる。
Ｖ）をセットすることによって、擬似的ノ々ッファフル
（ＦＵＬＬ ）状態（ＦＢＬＫ ’２１ ）を作シ出し
、これによって最終セクタアクセス終了時点でホールド
リクエスト信号７７９ （ＨＯＬＤ ＲＥＱ）がリセッ
トされる。従って、マイクロプロセッサが再び動き出す
時点が早くなる。すなわち、従来は第２図のＤ点であっ
たものが、本発明の実施例によれば、第４図のＤ点とな
る。このため、従来に比し、ヘッドアドバンス動作、次
のアクセス準備等をした後の再起動をかける時点が早く
なる（第２図、第４図のＦ点参照）。これによシ、従来
、へ、ドアドパンス後、回転待ちをしていたものが、本
発明の実施例によれば、回転待ちをしないで、ヘッドア
ドバンス後のデータ転送をすることができる。
以上詳記したように本発明によれば、マイクロゾロセッ
サとデータノ々ツフｙ カテータ／々スヲ共有する磁気
ディスク制御装置において、トラック最終セクタから次
のヘッドに移るとき、最゛ 終セクタアクセス後、擬似
的なノ々ツファフル（ＦＵＬＬ）状態を作り出すことに
よって、低速で安価なマイクロプロセッサを用いて、回
転待ちをすることなく、ヘッド切換後のデータ転送が効
率良く実行できる磁気ディスク制御装置が提供できる。
サとデータノ々ツフｙ カテータ／々スヲ共有する磁気
ディスク制御装置において、トラック最終セクタから次
のヘッドに移るとき、最゛ 終セクタアクセス後、擬似
的なノ々ツファフル（ＦＵＬＬ）状態を作り出すことに
よって、低速で安価なマイクロプロセッサを用いて、回
転待ちをすることなく、ヘッド切換後のデータ転送が効
率良く実行できる磁気ディスク制御装置が提供できる。
第１図は本発明で対象とする磁気ディスク制御装置の構
成を示すプロ、り図、第２図は従来の動作を説明するだ
めのタイムチャート、第３図は本発明の一実施例に於け
る要部の構成を示す回路ブロック図、第４図は上記実施
例の動作を説明するためのタイムチャートである。 １０１．１０８．１１１１・・・フリップフロップ、１
０２・・・プロ、クエンド検出回路、１０５・・・アン
ドダート、１１１・・・オアゲート、１１６・・・ノア
ダート、１１４・・・制御回路。
成を示すプロ、り図、第２図は従来の動作を説明するだ
めのタイムチャート、第３図は本発明の一実施例に於け
る要部の構成を示す回路ブロック図、第４図は上記実施
例の動作を説明するためのタイムチャートである。 １０１．１０８．１１１１・・・フリップフロップ、１
０２・・・プロ、クエンド検出回路、１０５・・・アン
ドダート、１１１・・・オアゲート、１１６・・・ノア
ダート、１１４・・・制御回路。
Claims (1)
- ブロック単位でデータを出入れする複数ブロック構成の
ＦＩＦＯ形データバッファと、装置内の処理制御を司る
マイクロプロセッサとがデータバスを共有する磁気ディ
スク制御装置に於いて、前記マイクロプロセッサの制御
の下にヘッドアドバンスの実行有無を表示するヘッドア
ドバンスフラグと、このヘッドアドバンスフラグがヘッ
ドアドバンスの実行を表示している際に、最終セクタア
クセス終了前の所定タイミングでパッファフ化状態を示
す疑似信号を生成する回路° と、この回路よシ生成さ
れる疑似信号に従うバッファフル状態を最終セクタアク
セス終了時に前記マイクロプロセッサに通知する手段と
を有し、前記バッファフル状態信号によシ前記マイクロ
グロセッサに起動をかけ、ヘッドアドバンス処理を前記
データバッファ内の最終セクタのデータブロック転送に
先行して行なうことを特徴とした磁気ディスク制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191284A JPS60254318A (ja) | 1984-05-31 | 1984-05-31 | 磁気デイスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191284A JPS60254318A (ja) | 1984-05-31 | 1984-05-31 | 磁気デイスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254318A true JPS60254318A (ja) | 1985-12-16 |
Family
ID=14573232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191284A Pending JPS60254318A (ja) | 1984-05-31 | 1984-05-31 | 磁気デイスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42860E1 (en) | 1995-09-18 | 2011-10-18 | Velez-Mccaskey Ricardo E | Universal storage management system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50123235A (ja) * | 1974-03-15 | 1975-09-27 |
-
1984
- 1984-05-31 JP JP11191284A patent/JPS60254318A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50123235A (ja) * | 1974-03-15 | 1975-09-27 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42860E1 (en) | 1995-09-18 | 2011-10-18 | Velez-Mccaskey Ricardo E | Universal storage management system |
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