JPS5858632A - Ｉ／ｏインタ−フエ−スの制御方法 - Google Patents
Ｉ／ｏインタ−フエ−スの制御方法Info
- Publication number
- JPS5858632A JPS5858632A JP56157124A JP15712481A JPS5858632A JP S5858632 A JPS5858632 A JP S5858632A JP 56157124 A JP56157124 A JP 56157124A JP 15712481 A JP15712481 A JP 15712481A JP S5858632 A JPS5858632 A JP S5858632A
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- JP
- Japan
- Prior art keywords
- input
- output device
- control
- address
- cpu
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＰＵ（中央制御装置）と１，１０（入出力）
装置との間の％インタフェースの制御方式％式％ 従来一般の％インタフェースでは、ＣＰＵと％装置のデ
ータ転送方式として、全てがＣＰＵのコントロールによ
って行なわれるプログラム転送方式と、ＣＰＵの介入な
しで記憶部と％装置とが直接にデータの授受を行なうＤ
Ｍ Ａ（Ｄ ｉ ｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送方式が用いられている０例えば、ＣＰＵとフロ
ッピーディスク装置のデータ転送において、前者の方式
はＣＰＵのデータ転送速度が低速の場合に８インチシン
グルデンシティドライブ、５．２５インチシングルデン
シティドライブに対して用いるのが限界となり、５６２
５インチダブルデンシティドライブ、８インチダブルデ
ンシティドライブに対しては後者の方式が用いられてい
る。しかしこの後者の方式は回路的に複雑となり高価と
なっていた。
装置との間の％インタフェースの制御方式％式％ 従来一般の％インタフェースでは、ＣＰＵと％装置のデ
ータ転送方式として、全てがＣＰＵのコントロールによ
って行なわれるプログラム転送方式と、ＣＰＵの介入な
しで記憶部と％装置とが直接にデータの授受を行なうＤ
Ｍ Ａ（Ｄ ｉ ｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送方式が用いられている０例えば、ＣＰＵとフロ
ッピーディスク装置のデータ転送において、前者の方式
はＣＰＵのデータ転送速度が低速の場合に８インチシン
グルデンシティドライブ、５．２５インチシングルデン
シティドライブに対して用いるのが限界となり、５６２
５インチダブルデンシティドライブ、８インチダブルデ
ンシティドライブに対しては後者の方式が用いられてい
る。しかしこの後者の方式は回路的に複雑となり高価と
なっていた。
さらに詳しく説明すると、前者のプログラム転送方式で
は全てＣＰＵの介入でデータの授受を行なうことから、
％装置のデータ転送準備完了状況を受けとりこれを判断
して適切なルーチンへ飛越すということをソフト上のコ
マンドで全て行なわなければならず、低速のＣＰＵでは
命令の実行時間が長くなり＼ ％装置より要求される転
送時間に間に合わな−くなる欠点があった。
は全てＣＰＵの介入でデータの授受を行なうことから、
％装置のデータ転送準備完了状況を受けとりこれを判断
して適切なルーチンへ飛越すということをソフト上のコ
マンドで全て行なわなければならず、低速のＣＰＵでは
命令の実行時間が長くなり＼ ％装置より要求される転
送時間に間に合わな−くなる欠点があった。
一方後者のＤＭＡ転送方式では、専用の高価なりＭＡコ
ントローラを必要とし、回路的に複雑でＣＰＵを介して
データ転送を行なわずにＤＭＡコントローラが直接に記
憶部とデータ転送を行なうことから回路動作の把握、確
認が難しかった。
ントローラを必要とし、回路的に複雑でＣＰＵを介して
データ転送を行なわずにＤＭＡコントローラが直接に記
憶部とデータ転送を行なうことから回路動作の把握、確
認が難しかった。
本発明はこのような点に鑑みなされたものであり、簡単
な構成でしかも高速でデータの転送を行なうことが可能
な１０インタフエースの制御方式を提供するものである
。
な構成でしかも高速でデータの転送を行なうことが可能
な１０インタフエースの制御方式を提供するものである
。
以下図面に示す実施例とともに本発明を説明する。第１
図は本発明に係る％インタフェースのブロック線図を示
し、また第２図は同インタフェースの動作説明のための
フローチャートを示すＯ第１図においてｌはホストコン
ピュータのＣＰＵ。
図は本発明に係る％インタフェースのブロック線図を示
し、また第２図は同インタフェースの動作説明のための
フローチャートを示すＯ第１図においてｌはホストコン
ピュータのＣＰＵ。
２は１／インタフエース、３は％装置であり、ここで％
インタフェース２は記憶部４、バッファ部５、デコーメ
部６、及び％コントロール部７から構成される。該イン
タフェース２において記憶部４には予めコントロールプ
ログラムが書き込まれている。そして該記憶部４の入力
ＡＫ−１〜Ａ、ＫＣＰＵＩのアドレスバスが結線され、
また入力ＡＫにるコントロール部７のコントロール信号
出力が結線されている。またデコーダ６からのセレクト
信号が記憶部４、バッファ部５、％コントロール部７に
入力されている。
インタフェース２は記憶部４、バッファ部５、デコーメ
部６、及び％コントロール部７から構成される。該イン
タフェース２において記憶部４には予めコントロールプ
ログラムが書き込まれている。そして該記憶部４の入力
ＡＫ−１〜Ａ、ＫＣＰＵＩのアドレスバスが結線され、
また入力ＡＫにるコントロール部７のコントロール信号
出力が結線されている。またデコーダ６からのセレクト
信号が記憶部４、バッファ部５、％コントロール部７に
入力されている。
いまここで第２図に示すフローチャートに従って％装置
３のコントロールプログラムの動作を説明すると、この
プログラムはスタートして％装置３のデータ転送前処理
が完了したとき、アドレス（ＡＮ・・・ＡＫ−）１１Ａ
Ｋ＠・・・Ａｏ）へ飛び越す。このアドレスには自己ア
ドレスに飛び越す命令［ＪＰ（ＡＮ・・・ＡＫ＋ＩＩＡ
ＫＩ・・・Ａｏ））が書き込まれている。
３のコントロールプログラムの動作を説明すると、この
プログラムはスタートして％装置３のデータ転送前処理
が完了したとき、アドレス（ＡＮ・・・ＡＫ−）１１Ａ
Ｋ＠・・・Ａｏ）へ飛び越す。このアドレスには自己ア
ドレスに飛び越す命令［ＪＰ（ＡＮ・・・ＡＫ＋ＩＩＡ
ＫＩ・・・Ａｏ））が書き込まれている。
一方アドレス（ＡＮ・・・ＡＫ−１−１ｔＡＫ・・・Ａ
ｏ）にはデータ転送ルーチンへ飛び越す命令〔ＪＰ（Ａ
Ｎ・・・ＡＫＬ。
ｏ）にはデータ転送ルーチンへ飛び越す命令〔ＪＰ（Ａ
Ｎ・・・ＡＫＬ。
（’、、、、・・・６；）、ｌが書き込まれている。こ
こで％装置３がデータ転送準備中のとき、％コントロー
ル部７からのコントロール信号はＡＫのままなので命令
（ＪＰ（ＡＮ・ＡＫ＋、、ＡＫ、・Ａｏ）］を繰り返
□す待ちループを実行する。そしてまもなく１ル
装置３がデータ転送準備完了となると、ルコントロール
部７からのコントロール信号はＡＫからＡＫとなり命令
（Ｊ Ｐ （Ａ Ｎ −Ａ Ｋ＋、＋ＡＫ・”Ａ６））
を実行し、さらに命令（Ｊ Ｐ （Ａ Ｎ−Ａ Ｋ
Ｉ ＣＫ、・・・ｃｏ）〕 を実行してデータ転送ル
ーチン（Ｂ）に飛び越し、ＣＰＵ １は１バイトのデー
タを転送する。この後コントロール部７のコントロール
信号がＡＫからＡＫに戻ると、データ転送ルーチン（５
）に実行が移るが、両転送ルーチン囚、（Ｂ）ともに内
容が同じプログラムが書き込まれているので動作に支障
ガく、結局法のデータ転送準備完了待ち段階として再度
アドレス（ＡＮ・・・ＡＫ＋１．ＡＫ−・・Ａｏ）に達
する。
こで％装置３がデータ転送準備中のとき、％コントロー
ル部７からのコントロール信号はＡＫのままなので命令
（ＪＰ（ＡＮ・ＡＫ＋、、ＡＫ、・Ａｏ）］を繰り返
□す待ちループを実行する。そしてまもなく１ル
装置３がデータ転送準備完了となると、ルコントロール
部７からのコントロール信号はＡＫからＡＫとなり命令
（Ｊ Ｐ （Ａ Ｎ −Ａ Ｋ＋、＋ＡＫ・”Ａ６））
を実行し、さらに命令（Ｊ Ｐ （Ａ Ｎ−Ａ Ｋ
Ｉ ＣＫ、・・・ｃｏ）〕 を実行してデータ転送ル
ーチン（Ｂ）に飛び越し、ＣＰＵ １は１バイトのデー
タを転送する。この後コントロール部７のコントロール
信号がＡＫからＡＫに戻ると、データ転送ルーチン（５
）に実行が移るが、両転送ルーチン囚、（Ｂ）ともに内
容が同じプログラムが書き込まれているので動作に支障
ガく、結局法のデータ転送準備完了待ち段階として再度
アドレス（ＡＮ・・・ＡＫ＋１．ＡＫ−・・Ａｏ）に達
する。
以上のシーケンスを転送すべきデータが終るまで順次繰
返すことによりＣＰＵ１とる装置３のデータ転送が完了
する。
返すことによりＣＰＵ１とる装置３のデータ転送が完了
する。
なお上記実施例では％コントロール部７からのコントロ
ール信号によって直接にアドレスを切換えているが、コ
マシトを切換えるようにしてもよい。
ール信号によって直接にアドレスを切換えているが、コ
マシトを切換えるようにしてもよい。
以上のように、本発明の制御方式によれば、６コントロ
一ル部からのコントロール信号によって・・−ド的に直
接にアドレスまだはコマンドを切換えるので、従来のプ
ログラム転送方式のようにデータ転送準備完了状況を受
けとり、判断し、適切なルーチンへ飛び越すというソフ
ト上のコマンドが不用となり、命令の実行時間が短縮さ
れ、１ル装置の要求する転送時間に間に合うようになる
。
一ル部からのコントロール信号によって・・−ド的に直
接にアドレスまだはコマンドを切換えるので、従来のプ
ログラム転送方式のようにデータ転送準備完了状況を受
けとり、判断し、適切なルーチンへ飛び越すというソフ
ト上のコマンドが不用となり、命令の実行時間が短縮さ
れ、１ル装置の要求する転送時間に間に合うようになる
。
本発明の制御方式により、動作クロック周波数が２ＭＨ
ｚのＣＰＵと５．２５インチダブルデンシティドライブ
とのデータ転送を可能とした％インタフェースが実現さ
れる。
ｚのＣＰＵと５．２５インチダブルデンシティドライブ
とのデータ転送を可能とした％インタフェースが実現さ
れる。
第１図は本発明に係る％インタフェースの１実施例のブ
ロック線図、第２図は同実施例の制御動作を説明するた
めのフローチャートである。 １・・・ＣＰＵ、２・・・Ｉ１０インタフェース、８・
・・％装置、４・・・記憶部、７・・・％コントロール
部。 代理人 弁理士 福 士 愛 彦
ロック線図、第２図は同実施例の制御動作を説明するた
めのフローチャートである。 １・・・ＣＰＵ、２・・・Ｉ１０インタフェース、８・
・・％装置、４・・・記憶部、７・・・％コントロール
部。 代理人 弁理士 福 士 愛 彦
Claims (1)
- １、 １／１０装置のコントロールプログラムが書き込
まれた記憶部のアドレスバス（またはデータバス）ニ、
％コントロール部カラノコＺ）’ｌ：Ｉ−ル信号を供給
して該コントロール信号の論理値によりＩ１０装置のコ
ントロールプログラムの実行アドレス（またはコマンド
）をノ・−ド的に切換え、ＣＰＵと％装置の動作タイミ
ングを一致させたことを特徴とする％インタフェースの
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157124A JPS5858632A (ja) | 1981-10-01 | 1981-10-01 | Ｉ／ｏインタ−フエ−スの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157124A JPS5858632A (ja) | 1981-10-01 | 1981-10-01 | Ｉ／ｏインタ−フエ−スの制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5858632A true JPS5858632A (ja) | 1983-04-07 |
Family
ID=15642729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157124A Pending JPS5858632A (ja) | 1981-10-01 | 1981-10-01 | Ｉ／ｏインタ−フエ−スの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474480A (en) * | 1987-09-17 | 1989-03-20 | Oki Electric Ind Co Ltd | Suppression radar for sea surface reflected signal |
-
1981
- 1981-10-01 JP JP56157124A patent/JPS5858632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474480A (en) * | 1987-09-17 | 1989-03-20 | Oki Electric Ind Co Ltd | Suppression radar for sea surface reflected signal |
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