JPS60256801A - 遠隔入出力シ−ケンサ - Google Patents
遠隔入出力シ−ケンサInfo
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- JPS60256801A JPS60256801A JP11418084A JP11418084A JPS60256801A JP S60256801 A JPS60256801 A JP S60256801A JP 11418084 A JP11418084 A JP 11418084A JP 11418084 A JP11418084 A JP 11418084A JP S60256801 A JPS60256801 A JP S60256801A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- memory
- contact circuit
- block
- Prior art date
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- Pending
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Classifications
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1101—Remote I-O
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1169—Activating output if input changes, transition input and output not yet on
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15018—Communication, serial data transmission, modem
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は対象システムを監視、制御する入力接点回路お
よび出力接点回路と、この入力接点回路の監視データを
処理してその処理データを出力接点回路に与えるシーケ
ンス処理部とが伝送装置を介して結合される遠隔入出力
シーケンサに関する。
よび出力接点回路と、この入力接点回路の監視データを
処理してその処理データを出力接点回路に与えるシーケ
ンス処理部とが伝送装置を介して結合される遠隔入出力
シーケンサに関する。
第６図はこの種の従来の装置の構成を示すブロック−で
、入力されたデータに関して所定の手順で処理し、その
処理データを出力するシーケンス処理部（１）と、対象
システムの状態に応じて接点が動作する、いわゆる監視
のための入力接点回路（２）および上記処理データに応
動した接点信号を出力する、いわゆる出力接点回路（８
）とが伝送路−）を有する１対の伝送装置（１ｏ） 、
（２０）を介して結合されている０ ここで、伝送装置（１０）および（財）は互いに時間的
に直列なデータ（以下直列データと言う）を送受信する
ための信号変換器α刀および（２１）を有し、このうち
信号変換器（６）はシーケンス処理部（１）から出方さ
れる時間的に並列なデータ（以下並列データと言う）を
直列データに変換して伝送装置（財）に送出する一方、
この伝送装置−から送り、込まれる直列データを並列デ
ータに変換してシーケンス処理部（１）に与え１、また
、信号変換器（２１）は入力接点回路（２）の並列デー
タを直列データに変換して伝送装置α０）に送出する一
方、この伝送装置（至）から送り込まれる直列データを
並列データに変換して出力接点回路（８）に与える。
、入力されたデータに関して所定の手順で処理し、その
処理データを出力するシーケンス処理部（１）と、対象
システムの状態に応じて接点が動作する、いわゆる監視
のための入力接点回路（２）および上記処理データに応
動した接点信号を出力する、いわゆる出力接点回路（８
）とが伝送路−）を有する１対の伝送装置（１ｏ） 、
（２０）を介して結合されている０ ここで、伝送装置（１０）および（財）は互いに時間的
に直列なデータ（以下直列データと言う）を送受信する
ための信号変換器α刀および（２１）を有し、このうち
信号変換器（６）はシーケンス処理部（１）から出方さ
れる時間的に並列なデータ（以下並列データと言う）を
直列データに変換して伝送装置（財）に送出する一方、
この伝送装置−から送り、込まれる直列データを並列デ
ータに変換してシーケンス処理部（１）に与え１、また
、信号変換器（２１）は入力接点回路（２）の並列デー
タを直列データに変換して伝送装置α０）に送出する一
方、この伝送装置（至）から送り込まれる直列データを
並列データに変換して出力接点回路（８）に与える。
しかして、対象システムの状態に対応する並列データが
信号変換器（２１）によって直列データに変換され、次
いで、この直列データは信号変換器（ロ）によって並列
データに変換されてシーケンス処理部（１）に加えられ
る。シーケンス処理部（１）はこのデータを処理して対
質システムを制御する並列データを出力する。この並列
データは信号変換器ａηによって直列データに、さらに
、この直列デーえは信号変換器体ｌ）によって並列デー
タにそれぞれ変換されで出力接点回路（８）に加えられ
る。
信号変換器（２１）によって直列データに変換され、次
いで、この直列データは信号変換器（ロ）によって並列
データに変換されてシーケンス処理部（１）に加えられ
る。シーケンス処理部（１）はこのデータを処理して対
質システムを制御する並列データを出力する。この並列
データは信号変換器ａηによって直列データに、さらに
、この直列デーえは信号変換器体ｌ）によって並列デー
タにそれぞれ変換されで出力接点回路（８）に加えられ
る。
かかる全体の処理サイクル時間はシーケンサの応答時間
として同価されるものであるが、この全処理サイクルの
うち、特に直列伝送に要する時間ＴＢは次式によって近
似的に算出される。
として同価されるものであるが、この全処理サイクルの
うち、特に直列伝送に要する時間ＴＢは次式によって近
似的に算出される。
ただし、７：伝送手順、方式によって左右される効率
である。
したがって、第６図に示した従来の装置では入力接点数
および出力接点数の合計値が増大するに従って直列伝送
に要する時間も比例して増大し、その分だけシーケンサ
としての応答時間が長くなるという欠点があった。
および出力接点数の合計値が増大するに従って直列伝送
に要する時間も比例して増大し、その分だけシーケンサ
としての応答時間が長くなるという欠点があった。
本発明は上記の欠点を除去するため′な舗た ：・もの
で、直列データを送受信する被送装置にそれぞれ、入力
データを記憶するメモリと、このメモリに記憶されたデ
ータおよび最新の入力データを比較して両者の不一致を
検出する比較部と、所定の時間毎にこの比較部に比較動
作を行なわせ、且つ、この比較部が不一致を検出した最
新の入力データを伝送すると共に、上記メモリに格納す
る制御部とを具備し、変化のあった入力データのみを伝
送することによって応答時間を大幅に短縮し得る遠隔入
出力シーケンサを提案するものである。
で、直列データを送受信する被送装置にそれぞれ、入力
データを記憶するメモリと、このメモリに記憶されたデ
ータおよび最新の入力データを比較して両者の不一致を
検出する比較部と、所定の時間毎にこの比較部に比較動
作を行なわせ、且つ、この比較部が不一致を検出した最
新の入力データを伝送すると共に、上記メモリに格納す
る制御部とを具備し、変化のあった入力データのみを伝
送することによって応答時間を大幅に短縮し得る遠隔入
出力シーケンサを提案するものである。
第１図は本発明の一実施例の構成を示すブロック図で、
第６図と同一符号を付したものはそれぞれ同一の要素を
示している。そして、伝送装置（１０ａ）が入力データ
を記憶するメモリ（趨とくこのメモリの内容および最新
の入力データをブロック単位で比較する比較部（１Ｂ）
と、この両者を制御し、不一致ブロックの最新のデータ
を出力すると共にメモリ（至）のデータ更新を行なう制
御部ａ彎とを備えた点、ならびに伝送装置（２０ａ）も
また同様のメモリ（転）と、比較部（８８）と、制御部
（財）とを備えた点が第６図と異なっている。
第６図と同一符号を付したものはそれぞれ同一の要素を
示している。そして、伝送装置（１０ａ）が入力データ
を記憶するメモリ（趨とくこのメモリの内容および最新
の入力データをブロック単位で比較する比較部（１Ｂ）
と、この両者を制御し、不一致ブロックの最新のデータ
を出力すると共にメモリ（至）のデータ更新を行なう制
御部ａ彎とを備えた点、ならびに伝送装置（２０ａ）も
また同様のメモリ（転）と、比較部（８８）と、制御部
（財）とを備えた点が第６図と異なっている。
上記の如く構成された本実施例の作用を第２図乃至第５
図をも参照して以下に説明する。
図をも参照して以下に説明する。
先ず、伝送装置（財）を構成するメモリ（＠には入力接
点回路（２）および出力接点回路（３）の状態が記憶さ
れている。このうち、入力接点回路（２）の、状態が第
２図のＡ、−Ｂ、Ｃ，Ｄ、Ｅ、Ｆのようにブロック単位
で記憶される一方、所定の時間を経過した時点の入力接
点回路（２）の状態が第２図のＡ、 ｐ？、 ｃ。
点回路（２）および出力接点回路（３）の状態が記憶さ
れている。このうち、入力接点回路（２）の、状態が第
２図のＡ、−Ｂ、Ｃ，Ｄ、Ｅ、Ｆのようにブロック単位
で記憶される一方、所定の時間を経過した時点の入力接
点回路（２）の状態が第２図のＡ、 ｐ？、 ｃ。
ゴ、ビ、Ｆのように変化したとする。比較部−）はメモ
リーのデータ（Ｄｌｏｏ）と最新の入力データ（ｐ２０
０）とを比較し、変化のあったブロックのデータｎ／。
リーのデータ（Ｄｌｏｏ）と最新の入力データ（ｐ２０
０）とを比較し、変化のあったブロックのデータｎ／。
Ｄ’、 Ｅ’を信号変換器（２１）に与える。信号変換
器（ｚｌ）は入力データを複数ブロックに分けたブロッ
クアト 。
器（ｚｌ）は入力データを複数ブロックに分けたブロッ
クアト 。
レスをヘッダに含む直列データ（Ｄ３００）を伝送路−
に送出する。
に送出する。
一方、伝送装置←のを構成するメモＩＪ （１２）には
、入力接点回路（２）の状態と、シーケンス処理部（１
）の処理データとが記憶されている。ここで、入力接点
回路の状態Ａ、Ｂ、’Ｃ，Ｄ、Ｆｉ、Ｆを記憶している
状態で、直列データ（Ｄ３００）が信号変換器（１１）
に加えられると、変化のあったブロックアドレスのデー
タが書き換えられて、Ａ 、 Ｂ’、 Ｃ、Ｄ’、 Ｅ
’、 Ｆなる並列データ（Ｄ４００）がシーケンス処理
部（１）に加えられる。また、シーケンス処理部の処理
データのうち変化のあったデータのみが伝送装置（１０
ａ）から（２０ａ）に伝送されることになる。
、入力接点回路（２）の状態と、シーケンス処理部（１
）の処理データとが記憶されている。ここで、入力接点
回路の状態Ａ、Ｂ、’Ｃ，Ｄ、Ｆｉ、Ｆを記憶している
状態で、直列データ（Ｄ３００）が信号変換器（１１）
に加えられると、変化のあったブロックアドレスのデー
タが書き換えられて、Ａ 、 Ｂ’、 Ｃ、Ｄ’、 Ｅ
’、 Ｆなる並列データ（Ｄ４００）がシーケンス処理
部（１）に加えられる。また、シーケンス処理部の処理
データのうち変化のあったデータのみが伝送装置（１０
ａ）から（２０ａ）に伝送されることになる。
第３図は入力接点回路（２）の接点データに対する処理
手順を示し、ステップ（１０１） （図面はステップを
８と記す）で接点データを入力し、ステップ（１０２）
でこの入力データと前回入力されてメモリに記憶された
データとを比較する。続いて、ステップ（１０３）では
ブロック単位で比較した結果、不一致となったデータを
信号変換器（２１）から送出し、ステップ（１０４）で
最新の入力データをメモリ（財）に格納する。
手順を示し、ステップ（１０１） （図面はステップを
８と記す）で接点データを入力し、ステップ（１０２）
でこの入力データと前回入力されてメモリに記憶された
データとを比較する。続いて、ステップ（１０３）では
ブロック単位で比較した結果、不一致となったデータを
信号変換器（２１）から送出し、ステップ（１０４）で
最新の入力データをメモリ（財）に格納する。
第４図は伝送装置（２０ａ）が伝送路−より直列データ
を取り込んだときの処理手順で、ステップ’ （２０１
）−ｃ直１１Ｊｆ−ｆｉや取り込あよ、ステップ（２０
２）でヘッダーを参照してメモリ（財）の出力接点回路
データを更新し、ステップ（２０３）でそのデータを出
力する。
を取り込んだときの処理手順で、ステップ’ （２０１
）−ｃ直１１Ｊｆ−ｆｉや取り込あよ、ステップ（２０
２）でヘッダーを参照してメモリ（財）の出力接点回路
データを更新し、ステップ（２０３）でそのデータを出
力する。
また、第５図はシーケンス処理部（１）および伝送装置
（１０ａ ）の処理手順を示し、ステップ（３０１）で
第２図で示した如きデータ（Ｄ３００）を取り込み、ス
テップ（３０２）でヘッダーを参照・してメモリ（１２
９の該当ブロックのデータを更新する。続いてステップ
（３０３）で第２図で示したデータ（Ｄ４００）によっ
てシーケンス処理部（１）がデータを処理し、ステップ
（３０４）でシーケンス処理部（１）の最新の出力デー
タと前回のデータとを比較し、さらに、ステップ（３０
５）で不一致のブロックのデータを伝送路−に送出する
。
（１０ａ ）の処理手順を示し、ステップ（３０１）で
第２図で示した如きデータ（Ｄ３００）を取り込み、ス
テップ（３０２）でヘッダーを参照・してメモリ（１２
９の該当ブロックのデータを更新する。続いてステップ
（３０３）で第２図で示したデータ（Ｄ４００）によっ
てシーケンス処理部（１）がデータを処理し、ステップ
（３０４）でシーケンス処理部（１）の最新の出力デー
タと前回のデータとを比較し、さらに、ステップ（３０
５）で不一致のブロックのデータを伝送路−に送出する
。
かぐして、大量の接点でなる入力接点回路および出力接
点回路を有し、これらが、直列信号を送受信する伝送回
路を介してシーケンス処理部と結合されたシーケンサで
も、所定時間が経過する毎 ”に前回のデータと最新の
データとを比較し、時間１ｉＫ□１え７．。ッ、。アー
５゜ケケケ。□ゎ ；・（１、成であるため、応答時間
示著しく短縮される。
点回路を有し、これらが、直列信号を送受信する伝送回
路を介してシーケンス処理部と結合されたシーケンサで
も、所定時間が経過する毎 ”に前回のデータと最新の
データとを比較し、時間１ｉＫ□１え７．。ッ、。アー
５゜ケケケ。□ゎ ；・（１、成であるため、応答時間
示著しく短縮される。
なお、上記実施例では接点信号を複数のブロックに分割
し、ブロック単位でデータを比較したが、接点信号を個
々に比較しても上述したと同様に応答時間を大幅に短縮
することができる０〔発明の効果〕 以上の説明によって明らかな如く、本発明によれば入力
データをメモリに記憶させ、所定の時間毎に前回のデー
タと最新の入力データとを比較して両者が不一致である
データのみを送信する構成であるため、直列信号伝送回
路のデータが最小限に抑さえられ、これによって応答時
間が大幅に短縮されると共に、安価な伝送装置で多量の
データ処理ならびに監視、制御が可能になる。
し、ブロック単位でデータを比較したが、接点信号を個
々に比較しても上述したと同様に応答時間を大幅に短縮
することができる０〔発明の効果〕 以上の説明によって明らかな如く、本発明によれば入力
データをメモリに記憶させ、所定の時間毎に前回のデー
タと最新の入力データとを比較して両者が不一致である
データのみを送信する構成であるため、直列信号伝送回
路のデータが最小限に抑さえられ、これによって応答時
間が大幅に短縮されると共に、安価な伝送装置で多量の
データ処理ならびに監視、制御が可能になる。
第１図は本発明の一実施例の構成を示すブロック関、第
２図は同実施例の概略動作を説明するための説明図、第
６０乃至第５図は同実施例の詳細な動作を説明するため
のフローチャート、第６図は従来装置の構成を示すブロ
ック図である。 ＜１）・・クーケンス処理部 （２）・・入力接点回路 （８）・・出力接点回路（１
０ａ）、 （２０ａ）・・伝送装置（ｕ）、（ｚｌｌ・
・信号変換器 （１匂、 （２２，１・・メモリ （１Ｂ） 、（ハ）
）・・比較部ｏ４）、（財）・・制御部 １８０）−・
伝送路なお、各１中、同一符号は同一またけ相当部分を
示すものとする。 代理人 大 岩 増 雄
２図は同実施例の概略動作を説明するための説明図、第
６０乃至第５図は同実施例の詳細な動作を説明するため
のフローチャート、第６図は従来装置の構成を示すブロ
ック図である。 ＜１）・・クーケンス処理部 （２）・・入力接点回路 （８）・・出力接点回路（１
０ａ）、 （２０ａ）・・伝送装置（ｕ）、（ｚｌｌ・
・信号変換器 （１匂、 （２２，１・・メモリ （１Ｂ） 、（ハ）
）・・比較部ｏ４）、（財）・・制御部 １８０）−・
伝送路なお、各１中、同一符号は同一またけ相当部分を
示すものとする。 代理人 大 岩 増 雄
Claims (2)
- （１）対性システムを監視、制御する入力接点回路およ
び出力接点回路と、前記入力接点回路のデータを入力し
て所定の手順でデータ処理し、前記出射の伝送装置を介
して結合される遠隔入出力シーケンサにおいて、前記伝
送装置はそれぞれ入力データを記憶するメモリと、この
メモリに記憶されたデータおよび最新の入力データを比
較し両者の不一致と検出する比較部と、所定の時間毎に
この比較部を動作させ、且つこの比較部が不一致を検出
した最新の入力データを伝送すると共に、前記メモリに
格納する制御部とを具備したことを特徴とする遠隔入力
シーケンサ。 - （２）前記比較部はデータをブロック単位で比較し前記
制御部は前記比較部が不一致を検出した最新の入力デー
タをブロック単位で伝送することを特徴とする遠隔入出
力シーケンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418084A JPS60256801A (ja) | 1984-06-04 | 1984-06-04 | 遠隔入出力シ−ケンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418084A JPS60256801A (ja) | 1984-06-04 | 1984-06-04 | 遠隔入出力シ−ケンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60256801A true JPS60256801A (ja) | 1985-12-18 |
Family
ID=14631190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11418084A Pending JPS60256801A (ja) | 1984-06-04 | 1984-06-04 | 遠隔入出力シ−ケンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60256801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141648A (ja) * | 2014-01-30 | 2015-08-03 | 三菱電機株式会社 | プログラマブルコントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259541A (en) * | 1975-11-12 | 1977-05-17 | Nippon System Kogyo Kk | Multiple input variation latch system |
-
1984
- 1984-06-04 JP JP11418084A patent/JPS60256801A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259541A (en) * | 1975-11-12 | 1977-05-17 | Nippon System Kogyo Kk | Multiple input variation latch system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141648A (ja) * | 2014-01-30 | 2015-08-03 | 三菱電機株式会社 | プログラマブルコントローラ |
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