JPS60260155A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS60260155A JPS60260155A JP59116203A JP11620384A JPS60260155A JP S60260155 A JPS60260155 A JP S60260155A JP 59116203 A JP59116203 A JP 59116203A JP 11620384 A JP11620384 A JP 11620384A JP S60260155 A JPS60260155 A JP S60260155A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- drain
- source
- film transistor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ソース、ドレイン部のコンタクト抵抗が小さ
く高速で動作する薄膜トランジスタに関する。
く高速で動作する薄膜トランジスタに関する。
近年、ガラスなどの絶縁性基板上に形成できる薄膜トラ
ンジスタの開発が各所で盛んである。絶縁性基板上に、
薄膜トランジスタからなるスイッチ素子をアレイ状に設
けたマトリクス状の液晶、エレクトロルミえツセンス、
エレクトロクロミッタなどの表示装置は、７７画像など
の、高速。高精細度の表示を可能にする。薄膜トランジ
スタの活性領域に用いる半導体薄膜としては、プラズマ
ＯＶＤ法、スパッタ法などによって、ガラスなどの基板
上に、大面積かつ安価に形成できる水素化非晶質シリコ
ンが有望とさしている。
ンジスタの開発が各所で盛んである。絶縁性基板上に、
薄膜トランジスタからなるスイッチ素子をアレイ状に設
けたマトリクス状の液晶、エレクトロルミえツセンス、
エレクトロクロミッタなどの表示装置は、７７画像など
の、高速。高精細度の表示を可能にする。薄膜トランジ
スタの活性領域に用いる半導体薄膜としては、プラズマ
ＯＶＤ法、スパッタ法などによって、ガラスなどの基板
上に、大面積かつ安価に形成できる水素化非晶質シリコ
ンが有望とさしている。
第１図に、従来の水素化非晶質シリコン膜を活性領域の
半導体膜として用いた薄膜トランジスタの断面構造を示
す。第１図で１はガラス基板、２はアルミニウム、クロ
ム等の金属材料よりなるゲート電極、８は二酸化シリコ
ン、チツ化シリコン等よりなるゲート絶縁膜、４は水素
化非晶質シリコン等よりマる非晶質半導体膜、５および
６はアルミニウム、クロム等の金属材料よりなる、ソー
ス、ドレイ／に接する電極、７および８は、１十型の非
晶質シリコンからなるソース、ドレイン、９は二酸化シ
リコン、チツ化シリコン等よりなる絶縁膜である。第１
図で示した薄膜トランジスタは、ゲート電極２に電圧を
加えることにより、ソース、ドレイン７．８の間の非晶
質シリコン膜４とゲート絶縁膜８の界面にチャンネルを
形成し、絶縁ゲート電界効果製トランジスタの動作をす
る。
半導体膜として用いた薄膜トランジスタの断面構造を示
す。第１図で１はガラス基板、２はアルミニウム、クロ
ム等の金属材料よりなるゲート電極、８は二酸化シリコ
ン、チツ化シリコン等よりなるゲート絶縁膜、４は水素
化非晶質シリコン等よりマる非晶質半導体膜、５および
６はアルミニウム、クロム等の金属材料よりなる、ソー
ス、ドレイ／に接する電極、７および８は、１十型の非
晶質シリコンからなるソース、ドレイン、９は二酸化シ
リコン、チツ化シリコン等よりなる絶縁膜である。第１
図で示した薄膜トランジスタは、ゲート電極２に電圧を
加えることにより、ソース、ドレイン７．８の間の非晶
質シリコン膜４とゲート絶縁膜８の界面にチャンネルを
形成し、絶縁ゲート電界効果製トランジスタの動作をす
る。
しかし、第１図の従来の薄膜トランジスタは以下に記す
欠点を有する。即ち、第１図にＲで示しである部分は、
トランジスタの動作時に抵抗として働く。非晶質シリコ
ンの比抵抗は１０８（Ω。薗）以上あり、空間電荷制限
電流が流ｎるとしても、只の部分の抵抗はＩＭΩ以上の
値となる（非晶質シリコンの厚さ〜５００ Ａ、ソース
、ドレインのコンタクト面積〜１０μ悟と１００μ惧の
とき］。
欠点を有する。即ち、第１図にＲで示しである部分は、
トランジスタの動作時に抵抗として働く。非晶質シリコ
ンの比抵抗は１０８（Ω。薗）以上あり、空間電荷制限
電流が流ｎるとしても、只の部分の抵抗はＩＭΩ以上の
値となる（非晶質シリコンの厚さ〜５００ Ａ、ソース
、ドレインのコンタクト面積〜１０μ悟と１００μ惧の
とき］。
この為、第１図の従来の薄膜トランジスタで１０μ八以
上のオン電流を得るのは、非常に困難である。第２図は
、第１図の従来の薄膜トランジスタの上記の欠点を正す
ために考えらｎた更に他の、従来の薄膜トランジスタの
断面構造を示す図である。第２図の薄膜トランジスタで
は、ソース、ドレイン７．８とチャンネル部はほぼ同一
の平面上にあるため、第１図のＲで示す部分の抵抗は大
巾に減少できる。しかし、第二図の薄膜トランジスタは
以下に記す欠点を有する。即ち、ｎ型の不純物をドープ
したソース、ドレイン７．８を形成後、ノンドープの半
導体層４を、ソース、ドレイン７．８の上に堆積するの
であるが、この際、ソース、ドレイン７．８中のｎｉｌ
の不純物が半導体層４の中に、オートドーピングにより
混入してしまい、良好な膜質の半導体層４を得るのは困
難である本発明の目的は、上記のごとき従来の欠点を除
き、コンタクト抵゛抗が小さく。良好な膜質の半導体層
を有する高性能の薄膜トランジスタを提供することＫあ
る。
上のオン電流を得るのは、非常に困難である。第２図は
、第１図の従来の薄膜トランジスタの上記の欠点を正す
ために考えらｎた更に他の、従来の薄膜トランジスタの
断面構造を示す図である。第２図の薄膜トランジスタで
は、ソース、ドレイン７．８とチャンネル部はほぼ同一
の平面上にあるため、第１図のＲで示す部分の抵抗は大
巾に減少できる。しかし、第二図の薄膜トランジスタは
以下に記す欠点を有する。即ち、ｎ型の不純物をドープ
したソース、ドレイン７．８を形成後、ノンドープの半
導体層４を、ソース、ドレイン７．８の上に堆積するの
であるが、この際、ソース、ドレイン７．８中のｎｉｌ
の不純物が半導体層４の中に、オートドーピングにより
混入してしまい、良好な膜質の半導体層４を得るのは困
難である本発明の目的は、上記のごとき従来の欠点を除
き、コンタクト抵゛抗が小さく。良好な膜質の半導体層
を有する高性能の薄膜トランジスタを提供することＫあ
る。
以下、実施例に基づいて、図面により本発明を説明する
。第８図は、本発明の薄膜トランジスタの一実施例の断
面構造を示す図である。各部分の名称は、第１図の場合
と同様である。第８図では、ソース７、ドレイン８と、
半導体層４とは大部の領域で、絶Ｒ膜１０により、分離
されている。半導体層４とソース７、ドレイン８は、ソ
ース、ドレイン端部で接−触している。第８図の薄膜ト
ランジスタでは、チャンネル領域と、ソース、ドレイン
が重なり合っているので、第１図Ｒ部の抵抗は無視でき
る。更に、半導体層４とソース、ドレインの間は大部分
の領域で絶縁層１０で分離さｎているので、オートドー
ピングの無い良好な膜質の半導体層４１に得ることがで
きる。第８図では、ソース。ドレイン７．８の端部を斜
めにすることにより、半導体層４との接触面積を大きく
とっている、通常プラズマＯＶＤ法で形成さｎるｎ 型
の非晶質シリ・′ンは〜１０−”（Ω、−）−・以下の
導電率しか有しないので、第８図のトランジスタのソー
ス７、ドレイン８の部分の抵抗を小さなものにするには
、１〜１０（Ω、＞）−’の導電率を有する、微結晶化
シリコンを用いることが有効である。Ｃｓ＋型の微結晶
化シリコンはプラズマＯＶＤ法で形成できることが知−
らｎている）。本発明で用いている各層の厚さは、通常
２００〜１μ情が用いら１する。また、第８図の実施例
では、半導体膜４を非晶質シリコンとして説明したが、
こしらは、微結晶シリコン、多結晶シリコン等を用いた
薄膜トランジスタの、ソース、ドレイン部のコンタクト
抵抗を低減する場合にも有効であるのは明らかである。
。第８図は、本発明の薄膜トランジスタの一実施例の断
面構造を示す図である。各部分の名称は、第１図の場合
と同様である。第８図では、ソース７、ドレイン８と、
半導体層４とは大部の領域で、絶Ｒ膜１０により、分離
されている。半導体層４とソース７、ドレイン８は、ソ
ース、ドレイン端部で接−触している。第８図の薄膜ト
ランジスタでは、チャンネル領域と、ソース、ドレイン
が重なり合っているので、第１図Ｒ部の抵抗は無視でき
る。更に、半導体層４とソース、ドレインの間は大部分
の領域で絶縁層１０で分離さｎているので、オートドー
ピングの無い良好な膜質の半導体層４１に得ることがで
きる。第８図では、ソース。ドレイン７．８の端部を斜
めにすることにより、半導体層４との接触面積を大きく
とっている、通常プラズマＯＶＤ法で形成さｎるｎ 型
の非晶質シリ・′ンは〜１０−”（Ω、−）−・以下の
導電率しか有しないので、第８図のトランジスタのソー
ス７、ドレイン８の部分の抵抗を小さなものにするには
、１〜１０（Ω、＞）−’の導電率を有する、微結晶化
シリコンを用いることが有効である。Ｃｓ＋型の微結晶
化シリコンはプラズマＯＶＤ法で形成できることが知−
らｎている）。本発明で用いている各層の厚さは、通常
２００〜１μ情が用いら１する。また、第８図の実施例
では、半導体膜４を非晶質シリコンとして説明したが、
こしらは、微結晶シリコン、多結晶シリコン等を用いた
薄膜トランジスタの、ソース、ドレイン部のコンタクト
抵抗を低減する場合にも有効であるのは明らかである。
絶縁膜１０としては、ＣＶＤ法、プラズマＱ Ｖ Ｄ法
などで形成さｎた、二酸化シリコン、窒化シリコンなど
を用いる。
などで形成さｎた、二酸化シリコン、窒化シリコンなど
を用いる。
以上に記した本発明の薄膜トランジスタは１゜コンタク
ト抵抗が小さく、大きなオン電流が得らｎる。
ト抵抗が小さく、大きなオン電流が得らｎる。
２゜半導体層の膜質の劣化が防止でき、大きなオン電流
とともに、小さなオコ電流を実現できるなどの優れた特
長を有する。
とともに、小さなオコ電流を実現できるなどの優れた特
長を有する。
第１図、第２図は従来の薄膜トランジスタの断面図、第
８図は本発明の薄膜トランジスタの断面図である。 、 １、、ガラス基板、２０．ゲート電極、８０．ゲ−ト絶
縁膜、４１．非晶質シリコン膜、５゜。ソース電極、６
．。ドレイン電極、７゜。ソース、８０．ド１／イン、
９，１０．、絶縁膜。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
８図は本発明の薄膜トランジスタの断面図である。 、 １、、ガラス基板、２０．ゲート電極、８０．ゲ−ト絶
縁膜、４１．非晶質シリコン膜、５゜。ソース電極、６
．。ドレイン電極、７゜。ソース、８０．ド１／イン、
９，１０．、絶縁膜。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
Claims (1)
- （１）絶縁性基板上に設けた、ゲート電極、ゲート絶縁
膜、シリコンを主成分とした半導体薄膜、およびソース
、ドレインを有する絶縁ゲート電界効果型の薄膜トラン
ジスタにおいて、前記ソース。ドレインと前記半導体薄
膜の接する界面の大部分は、絶縁膜で隔てらｎており、
前記ソース、ドレインと半導体薄膜は、ソース、ドレイ
／の端部で接していることを特徴とする、薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116203A JPS60260155A (ja) | 1984-06-06 | 1984-06-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116203A JPS60260155A (ja) | 1984-06-06 | 1984-06-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260155A true JPS60260155A (ja) | 1985-12-23 |
Family
ID=14681387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116203A Pending JPS60260155A (ja) | 1984-06-06 | 1984-06-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260155A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336574A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 薄膜トランジスタ |
| JPS6386573A (ja) * | 1986-09-30 | 1988-04-16 | Seiko Epson Corp | 薄膜トランジスタ |
| JPH0225038A (ja) * | 1988-07-13 | 1990-01-26 | Seikosha Co Ltd | シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法 |
| JPH02151071A (ja) * | 1988-12-02 | 1990-06-11 | Ricoh Co Ltd | 薄膜トランジスタ |
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5889290A (en) * | 1995-11-22 | 1999-03-30 | Lg Electronics, Inc. | Thin film transistor and manufacturing method thereof |
-
1984
- 1984-06-06 JP JP59116203A patent/JPS60260155A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336574A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 薄膜トランジスタ |
| JPS6386573A (ja) * | 1986-09-30 | 1988-04-16 | Seiko Epson Corp | 薄膜トランジスタ |
| JPH0225038A (ja) * | 1988-07-13 | 1990-01-26 | Seikosha Co Ltd | シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法 |
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5071779A (en) * | 1988-07-13 | 1991-12-10 | Seikosha Co., Ltd. | Method for producing a silicon thin film transistor |
| US5111261A (en) * | 1988-07-13 | 1992-05-05 | Seikosha Co., Ltd. | Silicon thin film transistor with an intrinsic silicon active layer formed within the boundary defined by the edges of the gate electrode and the impurity containing silicon layer |
| JPH02151071A (ja) * | 1988-12-02 | 1990-06-11 | Ricoh Co Ltd | 薄膜トランジスタ |
| US5889290A (en) * | 1995-11-22 | 1999-03-30 | Lg Electronics, Inc. | Thin film transistor and manufacturing method thereof |
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