JPS60263194A

JPS60263194A - 画像表示装置

Info

Publication number: JPS60263194A
Application number: JP59119150A
Authority: JP
Inventors: 敏夫堀口
Original assignee: Olympus Corp; Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1984-06-12
Filing date: 1984-06-12
Publication date: 1985-12-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、１つの主画像と複数の副画像とを同一画面
トに表示する画像表示装置に関する。

〔発明の技術的背景と問題点〕

−・殻に、医療分野においては、Ｘ線画像、顕微鏡画像
、内視鏡画像等の多くの医療画像があり、これらの各画
像は統合的に画像ファイル装置にファイルされ、デスプ
レイ装置に表示して、診断の一助とするため利用されて
いる。

しかして、上記の如き多数の画像をファイルした装置か
ら所望の画像を取り出し表示する場合、表示装置の同一
画面上に複数の画像を表示すること、並びに次のような
事項が要請されている。すなわち、（１）特定患者の症状の経時変化を観察する場合に、複
数画像中、１枚の特定画像を指定して拡大して観察でき
るようにすること。

（２）１枚の画像に対して、その画像に関連する画像、
例えば、内視鏡画像に対するＸ線画像、過去の症例、症
例集等を並べて表示し、その中の１枚を指定して拡大し
て観察できるようにすること。

（３）Ｘ線、内視鏡画像のように、１人の患者の１回の
撮影で得られた複数枚の画像を並べて表示し、その中の
１枚を指定して拡大して観察できるようにすること。

以上のように、複数画像同時表示において、種々の要請
がなされているが、従来は、例えば、１人の患晋の内視
鏡画像を複数枚（例えば４０枚）スライドに撮影し、そ
のスライドを観察して、その中、診断に有効と思われる
１枚をプロジェクタにより拡大表示するという手段がと
られている。このような手段は、１枚毎に複数枚の各ス
ライドを観察しなければならず、拡大表示にもプロジェ
クタを用いるので、煩雑な作業と場所と時間を必要とす
るものである。

また、最迫ワールドビュー／ユーザービューと呼ばれる
画像表示装置を用い、ワールドビューに複数の７ブスト
ラクト画像を縮小表示し、その中の所望の１枚の画像を
選択してユーザービューに通常表示する手段が提案され
ている。

しかし、この手段を用いる場合は、ワールトビ１−とユ
ーザービュー用の２つのＣＲＴを必要とし、また、ユー
ザーヒュー−トの表示を行なうには、ニー　４Ｊ’　−
ヒ’　、ｘ＝用のＣＲ′ｒに画像データを転送しＪ　な
りＪればならず、転送時間を必要とし、表示には時間が
かかるといつ欠点がある。

また、複数両像を一画面に表示する場合、表示する画像
の数だけのフレームメモリと、表示用のビデオＲＡＭを
２枚用意し、１枚のビデオＲＡ　Ｍには、中央部に主画
像を縮小せずに、フレームメモリから主画像とする画像
データを読出しζ書き込み、上記ビデオＲＡＭの周辺部
には、複数の副画像となる画像データをフレームメモリ
から縮小して読出して書き込む。そして、このように書
き込んだビデオＲＡＭから、表示装置に主画像と副画像
とを同時に表示し、また、主画像と副画像とを置き換え
て表示する場合には、他のビデオＲＡＭにフレームメモ
リから主画像と副画像とを入れ替えて転送し、表示する
ように構成することが考えられる。

しかしこの方式では、主画像と副画像とを置き換える時
には、フレームメモリから再び画像データを続出してビ
デオＲＡＭに転送を行なわねばならないから、先の例と
同様に、所望の複数画像表示を行なうには時間がかかる
という問題点がある。

〔発明の目的〕

本発明は、上記従来の画像表示装置の欠点を解消すべく
なされたもので、主画像を１画面の中心に大きく表示し
、複数の副画像を縮小して周辺に並べて表示しておき、
主画像と副画像とを容易に迅速に置換えできるようにし
た画像表示装置を従供することを目的とするものである
。

〔発明の１既要）本発明は、１つの画像を主画像として画面中央に表示す
る手段と、主画像の周辺に複数の画像を副画像とＬ−Ｃ
４１ｉ小表示する手段と、主画像と任意の１つの副画像
とを置換する手段とを備え、各画像を記憶さ一υたフレ
ームメモリをダイレクトにアクセスして、各画像を主画
像並びに副画像表示位置に迅速に切換え表示できるよう
にするものである。

〔発明の実施例］以Ｆ本発明の実施例について説明する。第１図は、本発
明の画像表示装置の一実施例の概略ブロック構成図であ
る。

図において、ｌは画像情報源で、ＴＶカメラ等から得ら
れる画像情報信号を送出するものである。

２は画像取込インターフェースで、画像情報源１からの
画像情報信号を、Ａ／Ｄ変換などして読込み記憶できる
形態にし、フレームメモリ３へ送出するものである。４
はフレームメモリ３の画像データをアナログ信号に変換
するためのＤ／Ａ変換装置、５は画像データに同期信号
発生源１０からの同期信号を混合する同期混合回路、６
は同一画面に１つの主画像と複数の副画像を表示するＣ
　ＲＴ等の表示装置である。

７　ハＣＰ　Ｕで、オペレータコンソール８からの指令
によって、前記フレームメモリ３に記憶されている複数
の各画像データを、ダイレクトにアクセスして表示装置
６に表示させるための、アドレスを発生ずるアドレス発
生装置９等を制御するものである。

そして、上記のように構成されている画像表示装置にお
いて、表示装置６に表示ずべき１画面（全画面）の表示
画素数を、例えば、＋０２４　Ｘ　１０２４とし、また
、フレームメモリは１３枚もち、各画像は５１２　ｘ　
５１２画素として各フレームメモリに格納されているも
のとする。なお、各画像の画素の濃度は６〜８ヒントが
適当であるが、任意に設定することができる。

そして、１画面における主画像及び副画像は、第２図に
示すような位置に配置するものとする。

すなわち、表示位置番号０は主画像を表示する位置で、
１画面表示面の中央部に設定されていて、該主画像表示
位置には１フレームメモリに記憶されている所定の１画
像を、５１２　Ｘ　５１２画素のまま縮小しないで、通
常の表示を行なうものである。

表示位置番号１−１２は副画像を表示する位置で、表示
面の周辺部に配置されていて、残りのフレームメモリに
記憶されている各画像が、２５６　Ｘ　２５６画素で、
２倍の縮小表示がなされる。

１３枚のフレームメモリａ、ｂ、・・・・・ｍに記憶さ
れている各画像を、第２図に示す如き配置で、１画面に
表示を行なう場合には、各フレームメモリＪ　の各画像
データへ、アドレス発生装置９で所定のアドレスを発生
させなければならない。

そのためのアドレス発生回路の１例を、第３図に示す。

図において、１１は表示装置６のＣＲＴ上の画素を、そ
れぞれ行と列で示すだめの画素カウンタで、それぞれ１
０ビツト　（＋０２４　Ｘ　１０２４）の行カウンタ１
２と列カウンタ１３とで構成されており、行カウンタ１
２には表示装置６のＣＲＴの水平同期信号Ｈ５ｙｎｃが
入力され、列カウンタ１３には画素表示クロックが入力
されている。１４は変換回路で、行カウンタ１２及び列
カウンタ１３の出力値による表示装置ＣＲＴ上の画素の
位置を、第２図に示したＣＲＴ上の表示位置番号０〜１
２と２縮小率（１又は２）に変換する回路である。この
変換回路１４は、第１表のような論理、例えば、ＰＡＬ
などの記憶回路で構成することができる。

１５はＲＡ　Ｍで、変換回路１４で変換した表示位置番
号Ｏ〜１２をアト］／ス人力とし、出力として対応する
各フレームメモリのセグメントアドレス（６ビノト）１
６を出力する、一種の変換テーブルである。ＲＡＭｌ５
の内容の１例を第２表に示す。

第１表第２表このＲＡＭ１５内のデータ、すなわち、表示位置番号に
対する各フレー１、メモリのセグメントアドレスは、Ｃ
ＰＵ７のアクセスによって書き換えることができるよう
に、ＲＡＭ１５はＣＰ　ＬＪ　７に接続されている。こ
のＣＰＵ７によるセグメント７１ルス値の入れ換えによ
り、各画像の表示位置を瞬時に切換えることが可能とな
る。

１７は加算器で、ＲＡＭ＋５の出力であるセグメントア
ドレス１６と、行カウンタ１２及び列カウンク１３の各
出力値を後記の如く処理して得られたオフセットアドレ
ス１８とを加算して、各フレームメモリへのアドレスを
発生するものである。

列カウンタ１３の出力の下位８ビツトは、セレクタ２０
を通して加算器２２に入力されている。そして、加算器
２２の他の入力には、第１表で示す縮小率がセレクタ２
４を介して入力されるようになっていて、縮小率１２１
が入力された場合は、列アドレスを１つおきに飛ひ飛び
の値にする。なお、セレクタ２０は列カウンタ１３の１
−位８ビットの出力が０になったとき、Ｂをセレクト、
ずなわら列カウンタ１３の下位８ピノｌ−をセレクトし
て、加算器２２に入力するセし・フタ２０の出力をＯに
し、これにより各フレームメモリの水平走査方向の左端
を指定するように構成されている。また、セレクタ２４
も列カウンタ１３の下位８ビツトの出力が０になったと
き、Ｂをセレクトし、加算器２２に縮小率を入力せず、
Ｊ　Ｏ全入力して、各フレームメモリへの先頭アドレス
がずれないように構成している。

行カウンタ１２の出力も、同様に下位８ビツトがセレク
タ１９を通して加算器２１に入力されており、加算器２
Ｉの他方の入力には、同しく縮小率がセレクタ２３を介
して入力されるようになっていて、縮小率「２」が入力
された場合は、同様に行アドレスを１つおきに飛び飛び
の値にする。なお、セレクタ１９も行カウンタ１２の下
位８ビツトの出力がＯになったとき、Ｂをセレクト、す
なわち行カウンタの１位８ビツトをセＬ・クトして、加
算器２１に入力するセレクタ１９の出力を０にし、これ
により各フレームメモリの垂直方向の上端を指定するよ
うに構成されている。またセレクタ２３は列アドレスの
加算器２２のキャリが出たとき、すなわち、キャリーｌ
で次の行に移るときＡ（縮小率）がセレクトされ、加算
器２１で縮小率が加算されて行アドレスを設定するよう
に構成されている。

加算器２１及び２２の出力は、それぞれラッチ回路２５
及び２６を経て、並列に接続されてオフセ／）アドレス
１８を形成するようになっている。なお、ランチ回路２
５．２６は画素表示クロックで駆動される。

次に、このように構成されたアドレス発生回路によるア
ドレス発生の具体的な動作について説明する。

まず、第２図に示した主画像及び副画像の表示位置０〜
１２に、１３枚のフレームメモリａ、ｂ、ｃ。

・・・・・ｍに記憶された各画像を表示するものとし、
各フレームメモリａ、ｂ、ｃ、・・・・・ｍのセグメン
トアドレスを、それぞれ、０ＯＯＯＯＯＢ、　０００１
００Ｂ。

００１０００Ｂ、・・・・・・・１１００００Ｂとし、
また、ＲＡＭ内容を第２表のとおりとする。

Ｆ記の如く設定し、行及び列カウンタ１２．１３に水平
同期信号及び画素表示クロックを入力して動作を開始す
ると、最初は、行カウンタ１２及び列カウンタ１３共に
下位８ビツトはＯであるから、表示位置１に対して、セ
グメントアドレス０ＯＯ１００Ｂのフレームメモリｂの
水平走査方向の左端、及び垂直走査方向の上端が指定さ
れる。そして、列カウンタ１３がカウントを開始すると
、セレクタ２４で縮小率「２」がセレクトされるので、
表示装置のＣＲＴの第１ラインの表示位置ｌ　（列カウ
ンタ：０〜２５５）のアドレスが、フレームメモリｂの
第１ラインの画素に対して、１つおきに、すなわち２画
素毎に発生ずる。ＣＲＴの第１ラインの表示位置２のア
ドレスが、同様に、セグメントアドレス００１０００Ｒ
のフレームメモリＣの第１ラインの画素に対して、同じ
く２画素毎に与えられ、以下同様にして、表示位置３．
４のアドレスが、フレームメモリｄ、ｅの第１ラインに
対して２画素毎に与えられる。

ＣＲＴの第２ラインのアドレスは、セレクタ２３におい
て、加算器２２からのキャリにより縮小率「２」がセレ
クトされるため、フレームメモリｂ。

ｃ、ｄ、ｅの各第３ラインの各画素に対して、２画素毎
に付与される。以下同様にして、ＣＲＴの第２５６番目
のラインまで、フレームメモリｂ、ｃ。

ｄ、ｅの一本おきの各ラインの画素に対して、２画素毎
にアドレスが付与される。したがって、フレームメモリ
ｂ、ｃ、ｄ、ｅに記憶されている、５１２　Ｘ　５１２
画素の各画像は、２５６　Ｘ　２５６画素の画像に縮小
されて、表示位置１〜４にそれぞれ表示されるように、
アドレスが付与されることになる。

ＣＲＴの第２５７番目のラインの表示位置５のアドレス
は、セグメントアドレス０ＩＯ１００Ｂのフレームメモ
リｆの第１ラインの２画素毎に対して発生する。第２５
７番目のラインの表示位置０（列カウンタ値；２５６〜
７６７）のアドレスは、縮小率「１」が入力されるので
、セグメントアドレス０ＯＯＯＯＯＢのフレームメモリ
ａの第１ラインの各画素に対して順次与えられる。第２
５７番目のラインの表示位置６のアドレスは、同様に、
フレームメモリｇの第１ラインの画素に対して、２画素
毎に与えられる。以下同様にして、ＣＲＴの第７６８番
目のラインまで、フレームメモリｇ、ｈ、ｔ、ｊの各一
本おきのラインの画素に対して、１画素おきにアドレス
が与えられ、フレームメモリａに対しては、各フィンの
各画素にアドレスが与えられる。したがって、フレーム
メモリｇ、ｈ、ｉ、ｊに記憶されている５１２　Ｘ　５
１２画素の各画像が、２５６　Ｘ　２５６ｊ　１ｉｌｊ
素に縮小されて、表示位置５〜８に表示され、一方、フ
レームメモリａに記憶されている５１２×５１２画素の
画像は縮小されず、そのまま表示位置０に表示されるよ
うにアドレスが発生される。

同様にして、フレームメモリｊ、に、１．ｍに記憶され
ている５１２Ｘ　５１２画素の各画像が、２５６×５２
６画素の画像に縮小されて、表示位置９〜１２に表示さ
れるように、各フレームメモリｊ、ｋ。

１、ｍに対して、アドレスが付与される。

以上のように各フレームメモリへアドレスが付与される
ことにより、第２図に示した配置で、フレームメモリａ
の画像が主画像位置０に表示され、他のフレームメモリ
ｂ−ｍの各画像が、それぞれ副画像位置に表示されるこ
とになる。

主、副画像の各表示位置に対するセグメントアドレス値
は、先に述べたように、ＣＰＵによって書き換えること
ができるので、画像表示位置を瞬時に切り換えることが
できる。例えば、表示位置０．１に対するセグメントア
ドレス値を交換すると、フレームメモリａの画像を副画
像として表示位置１に縮小表示し、フレームメモリｂの
画像は主画像として、表示位置０に縮小ゼずに表示させ
ることができる。

〔発明の効果〕

以１一実施例について説明したように、本発明によれは
、主画像及び複数個の縮小副画像を表示装置の・画面子
に表示するに際し、主画像及び副画像を記憶する各フレ
ームメモリに対して、ＣＰＵによりアドレスを発生して
、フレームメモリをダイレクトにアクセスするように構
成したので、主画像と副画像を簡ψな構成で瞬時に容易
に切換え表示することができる。

【図面の簡単な説明】

第１図は、本発明に係る画像表示装置の一実施例の概略
ブロック構成図、第２図は、一画面における主画像と副
画像の配置例を示す図、第３図は、第１図におけるアド
レス発生装置の一構成例を示す図である。図において、ｌは画像情報源、２はインターフェース、
３はフレームメモリ、５は同期混合回路、６はＣＲＴ、
７はＣＰＵ、８はオペレータコンソール、９はアドレス
発生装置、１０は同期信号発生源、１１は画素カウンタ
、１２は行カウンタ、１３は列カウンタ、１４は変換回
路、１５はＲＡ　Ｍ、１６はセグメントアドレス、１７
は加算器、１８はオフセットアドレス、１９．２０はセ
レクタ、２１．２２は加算器、２３゜２４はセレクタ、
２５．２６はラッチ回路を示す。

Claims

【特許請求の範囲】

複数の画像を同一画面上に表示する画像表示装置におい
て、１つの画像を主画像として画面中央の主画像表示位
置に表示する手段と、複数の画像を副画像として主画像
表示位置の周辺の副画像表示位置に縮小表示する手段と
、主画像と任意の１つの副画像とをそれぞれ置換する手
段とを備えたことを特徴とする画像表示装置。