JPS6143751B2

JPS6143751B2 -

Info

Publication number: JPS6143751B2
Application number: JP14984481A
Authority: JP
Inventors: Hideo Tsukune
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1981-09-22
Filing date: 1981-09-22
Publication date: 1986-09-29
Also published as: JPS5851373A

Description

【発明の詳細な説明】

この発明は、画像記憶装置に関するものであ
る。従来より、画像処理技術の高度化、実用化に
伴い、さまざまな画像入力装置、画像表示装置、
画像演算装置が開発されてきた。これらの装置に
は高速の読み出し書き込み動作の可能な大容量記
憶装置が必要である。このような記憶装置は画像
の走査信号に同期して動く必要があるばかりでな
く、種々の読み出し書き込み方法、主としてはア
ドレスの指定順の変更が可能でなければならな
い。たとえば、表示の場合にはズーミング操作、
シフト操作や転置操作が必要であり、入力の場合
には、飛越走査が必要となる。さらに、画像演算
装置と組み合わせる場合には、演算の種類に応じ
て特殊な読み出し書き込み方法（アドレス指定方
法）が要求される。また、発展的には一つの記憶
装置に同時に読み出し書き込みを行なうような多
重使用の機能も要求される。従来、このような場合には、それぞれの機能に
対して専用の制御回路を設け、これらを必要とさ
れる操作に応じて切り替えていく方法がとられて
いた。しかし、この方法では、制御回路全体が煩
雑となるし、また、実現できる機能も狭い範囲に
限られるという欠点があつた。本発明は、以上に鑑みてなされたもので、画像
表示、画像入力、画像演算の際に使用される読み
出し書き込み方法乃至アドレス指定順の変更を統
一的に実現できる画像記憶装置を提供せんとする
ものである。以下、発明の詳細について述べる。ｐ×ｑ個の画素から成る二つの画像をI₁，I₂と
する。I₁，I₂を２次元行列とみたとき、それらの
列番号、行番号をそれぞれ、li，mj；Li，Mj
（１ｉｐ、１ｊｑ）とおき、次の二つの
置換を作る。

【表】すると、前述の画像表示、画像入力、画像演算
の際に必要となる記憶装置の読み出し書き込み方
法は(1)式で表現することができる。たとえば、２
倍のズーミング表示の場合は次のようになる。I₁
を記憶装置に格納された画像、I₂を表示デバイス
上に表示された画像とする。必要な置換は、

【表】で表現できる。ただし、簡単のため、ｐ，ｑは偶
数とした。転置の場合には、(1)式の列番号、行番
号を交換して次の形で表現できる。

【表】簡単のため、ｐ＝ｑとした。その他の操作も同
様に置換形式で表現できる。本発明は、この置換操作を実現するため、少く
ともアドレスに関して、望ましくは書き込み読み
出し制御、周辺回路制御にも関して、高速の書き
替え可能な制御記憶部を導入することとした。一
般に、画像を走査するためには３種類の信号が必
要である。すなわち、１画面の開始を示すパルス
信号Ｆφ、１走査線の開始を示すパルス信号Ｌ
φ、画素の位置を示すパルスＭφである。本画像
記憶装置もこの三つのパルスで駆動される。第１
図に一実施例の概略構成を示し、装置全体には符
号２０を付す。計数器１，２はパルス信号を計数する。計数器
１はＭφを計数し、Ｌφでリセツトされる。計数
器２はＬφを計数し、Ｆφでリセツトされる。制御記憶３，４は計数器１の計数値をアドレス
として読み出され、制御記憶５，６は計数器２の
計数値をアドレスとして読み出される。第２図の
ように画像のＸ座標、Ｙ座標を定義すれば、制御
記憶３からは読み出しのためのＸ座標の制御情報
が、制御記憶４からは書き込みのためのＸ座標の
制御情報が制御記憶５からは読み出しのためのＹ
座標の制御情報が、制御記憶６からは書き込みの
ためのＹ座標の制御情報が、それぞれ読み出され
る。制御記憶３，５の読み出し情報は組み合わせ
て、記憶部１８の読み出し制御に用いられる。レ
ジスタ７，８，９はこれら制御情報を保持するも
ので、それぞれ、読み出しアドレスレジスタ、読
み出し記憶部制御レジスタ、出力バツフア制御レ
ジスタである。制御記憶４，６の読み出し情報
は、記憶部１８の書き込み制御に用いられ、これ
らは書き込みアドレスレジスタ１０、書き込み時
記憶部制御レジスタ１１、入力バツフア制御レジ
スタ１２に保持される。読み出し時記憶部制御レジスタ８と書き込み時
記憶部制御レジスタ１１の制御情報は、組み合わ
せて記憶部制御レジスタ１３に保持される。これ
らの情報はたとえば、記憶部１８に対する読み出
し／書き込みの指示、記憶部制御情報自身の有
効／無効の指示などである。読み出しアドレスと書き込みアドレスは、記憶
部制御レジスタ１３からの読み出し／書き込みの
指示により、いずれか一方がアドレス選択部１４
で選択されてアドレスレジスタ１５に保持され、
記憶部１８に対するアドレスとなる。記憶部１８はメモリ集積回路から成る。画像記憶装置の読み出し書き込みの速さは、扱
う画像の品質を決定するので、速い程良い。一
方、大容量のメモリ集積回路の読み出し書き込み
の速さは必ずしも十分でない。そこで、記憶部１
８の出力部と入力部にそれぞれ、出力バツフア１
６、入力バツフア１７を置く、出力バツフア制御
レジスタ９は出力バツフア１６の、入力バツフア
制御レジスタ１２は入力バツフア１７の制御情報
を保持する。第３図に最大512×512画素の画像に対する記憶
装置の制御記憶の語構成の例を示す。出力バツフ
ア、入力バツフアのサイズは８画素分とする。各
ビツトの意味は次の通りである。Ｒ／W₀，Ｒ／W₁：記憶装置の読み出し／書き込
みの指定。 RXC₂，WXC₂，RYC₁，WYC₁：それぞれ、読み
出された語の有効、無効を示す。 RXC₁，RYC₀：記憶部からの出力画素を０で置
き換えるかどうかを示す。 WXC₁，WYC₀：記憶部への入力画素を０で置き
換えるかどうかを示す。 RXA_5〜0，RBF_2〜0：読み出し時のＸ座標の指
定。RBF_2〜0は出力バツフアのアドレス、
RXA_5〜0は記憶部のアドレスの下位６ビツトで
ある。 RYA_8〜0：読み出し時のＹ座標。記憶部のアドレ
スの上位９ビツトに対応する。 WXA_5〜0，WBF_2〜0：書き込み時のＸ座標の指
定。WBF_2〜0は入力バツフアのアドレス、
WXA_5〜0は記憶部のアドレスの下位６ビツト
である。 WYA_8〜0：書き込み時のＹ座標。記憶部のアド
レスの上位９ビツトに対応する。 RXC₀：アドレスRYA_8〜0，RXR_5〜0で指定され
た記憶部内の情報を出力バツフアに書き込むこ
とを指示する。 WXC₀：アドレスWYA_8〜0，WXA_5〜0で指定さ
れた記憶部に入力バツフアの内容を書き込むこ
とを指示する。 τをＭφの周期とする。出力バツフア、入力バ
ツフアの制御に関しては、読み出し時を例にとれ
ば、記憶部の読み出し時間を考慮して、あらかじ
めRY_8〜0とRXA_5〜0で記憶部アドレスを指定し
ておき、８τ経過後に、読み出した８画素分の情
報を出力バツフアに書き込み、次にRBF_2〜0にし
たがつて、周期τで１画素ずつ出力する。書き込
み時も同様である。また、Ｒ／W₀，Ｒ／W₁によ
つて記憶部の読み出し／書き込み動作が８τ毎に
変更できるので、見掛け上、読み出しと書き込み
を同時に行なうことも可能である。ただし、この
場合、読み出し／書き込み速度は半分になる。置換(1)式の各行中の各項が一つの語に対応す
る。語中のアドレス指定部分が、列番号あるいは
行番号を表わしている。置換(1)式の各行は制御語の列（一種のマイクロ
プログラム）へ比較的簡単に変換できる。本画像
記憶装置にミニコンピユータ、マイクロコンピユ
ータを接続して、語列の生成、制御記憶へのロー
ドを行なうことにより、置換(1)式の形で表現され
る動作はすべて実行できる。なお、第１図の各制御記憶３，４，５，６の深
さを十分とつておけば、シフト操作は、語列のロ
ードアドレスを変えることで可能になる。また、
転置操作は、制御記憶３と４、制御記憶５と６の
内容をそれぞれ交換し、計数器１がＬφを計数し
てＦφでリセツトされ、計数器２がＭφを計数し
てＬφでリセツトされるようにすればよい。例えばここで、本画像記憶装置の動作の実例と
して、画像の上下左右の反転をさせるための動作
につき説明する。このためにはまず、第８図に示されるように、
第１図に示された本発明の画像記憶装置２０を二
台（I₁，I₂）用いて、それらを縦続接続する。前段
の第一画像記憶装置I₁から読み出された画像が後
段の第二画像記憶装置I₂に書き込まれる。こうした第８図示のシステム動作に必要な信号
Ｍφ，Ｌφ，Ｆφは、既述のように、図示されて
いる制御部から共通に与えられる。しかるに、この動作に要する置換は次の通りで
ある。

【表】この置換を実現するためには、第３図に示され
た語構成に従い、以下に16進数記法で示す第１表
の制御語列を第一画像記憶装置I₁の制御記憶３
（第１図）に、第２表の制御語列を制御記憶５に
それぞれロードし、第一画像記憶装置I₁中にあつ
ても他の制御記憶４，６はクリアする。同様に以下に第３表として16進数記法で示され
る制御語列を第二画像記憶装置I₂の制御記憶４
に、第４表で示される制御語列を制御記憶６にそ
れぞれロードし、第二画像記憶装置I₂中にあつて
他の制御記憶３，５はクリアする。

【表】

【表】まず第一画像記憶装置I₁の動作から説明する。最初に計数器２（第１図）が信号Ｆφによつて
リセツトされる。次いでＬφが生起され、計数器
１（第１図）をリセツトすると同時に、計数器２
の計数値を“１”だけインクリメントする。この計数値“１”により制御記憶５，６の語順
“１”の位置にある制御語が読み出される。既述
のように、この第一画像記憶装置I₁の制御記憶５
に関しては、第２表からしてこのとき、RYC_1〜0
＝２、RYA_8〜0＝０なる制御語が読み出される。
これは当該制御語が有効であることを示すと共
に、読み出し時のＹ座標を０に、すなわち画像第
一行目に固定することを意味する。第一画像記憶装置I₁の制御記憶６については、
先に述べたようにWYC₁＝０であるため、読み出
された制御語は無効である。信号Ｌφによつてリセツトされた計数器１は信
号Ｍφを計数する。最初のＭφにより、この計数
値は“１”となり、制御記憶３，４の語順“１”
にあたる制御語が読み出される。このとき、当該制御記憶３については第１表か
ら、Ｒ／Ｗ＝０、RXC_2〜0＝４、 RXA_5〜0＝０、RBF_2〜0＝＊（＊はdon’ｔ care；無視可能）が読み出される。これは第一画像記憶装置が読み出される状態と
なるべきこと、当該制御語が有効なこと、そして
記憶部１８（第１図）からそのときのＹ座標で指
定されている行（上記の場合には第一行目）の最
初の８画素を読み出すべきことを示している。記憶部１８からこの最初の８画素を読み出すに
は８τの時間が掛かるで、この間、出力バツフア
１６（第１図）の制御は行なわなくて良い。８τ後、すなわち計数器１の計数値が“８”に
なつたとき、記憶部１８からの８画素分のデータ
が揃つて読み出される。語順８番目のビツト群
RXCCC_2〜0＝５において、当該ビツト群の最下
位ビツトRXC₀＝１は、このデータを出力バツフ
アに書き込むべきことを示している。計数値が“９”〜“10”の間は、記憶部１８中
から該当行の次の８画素を読み出す。と同時に、
出力バツフアから順次一画素づつ周期τでデータ
を出力していく。RBF_2〜0が０から７まで変化し
ているのはそのためである。なお第一画像記憶装置I₁の制御記憶４に関して
は、先に述べたようにWXC₂＝０であり、読み出
された語は無効である。このようにしながらＭφによつて計数器１をイ
ンクリメントして行き、制御記憶３の語順が210
に達したとき、一行分の読み出しを終え、このと
きにはＬφが生起するから、計数器２を“１”だ
けインクリメントとすると同時に、計数器１をリ
セツトし、次の行の読み出しに入る。また、Ｌφにより計数器２をインクリメントし
て行つた結果、制御記憶５の語順が200に達すれ
ば、それで一画面分の読み出しが終わつたことに
なる。このような第一画像記憶装置I₁の動作の一方、
第二画像記憶装置I₂は、第一画像記憶装置I₁から
次々に読み出されてくる画素を受け採るべく、当
該第一画像記憶装置I₁と同期的に動作する。まず最初には、第一画像記憶装置I₁に関してと
同様、信号Ｆφにより計数器２がリセツトされ
る。次いでＬφが生起され、この第二画像記憶装
置I₂中の計数器１（第１図）をリセツトすると同
時に、計数器２の計数値を“１”だけインクリメ
ントする。この計数値“１”によりこの第二画像記憶装置
I₂に関しての制御記憶５，６の語順“１”の位置
にある制御語を読み出す。このとき、制御記憶６については第４表からし
て、WYC₁〜_０＝２、WYA_8〜0＝1FFなる制御語
が読み出される。これは当該制御語が有効である
ことを示すと共に、書き込み時のＹ座標を1FF
に、すなわち画像の最終行に固定することを意味
する。制御記憶５については、先に述べたことから
RYC_1〜0＝０であるため、読み出された制御語は
無効とされる。信号Ｌφによつてリセツトされた計数器１は信
号Ｍφを計数する。最初のＭφにより、この計数
値は“１”となり、制御記憶３，４の語順“１”
にあたる制御語が読み出される。このとき、当該制御記憶４については第３表か
ら、Ｒ／Ｗ＝１、WXC_2〜0＝４、 WXA_5〜0＝＊、WBF_2〜0＝７（＊はdon’ｔ care；無視可能）が読み出される。これは、第二画像記憶装置I₂が書き込まれるべ
き状態であること、当該制御語が有効であるこ
と、そして入力バツフア１７（第１図）の７番地
に一画素データを書き込むべきことを示してい
る。８τの時間を掛けて制御記憶の１番から８番ま
での制御語を順に読み出して実行することによ
り、入力バツフアに第一画像記憶装置I₁から読み
出された最初の８画素分のデータが書き込まれ
る。語順８番目のWXC₀＝１は、入力バツフア１７
の内容を記憶部１８（第１図）に書き込むべきこ
とを示している。計数値が“９”〜“10”の間は、記憶部１８に
８画素分の書き込みを行なうと共に、引き続き第
一画像記憶装置I₁から一画素づつ、入力バツフア
に書き込んで行く。なお、第二画像記憶装置I₂の制御記憶３につい
ては、RXC₂＝０であり、したがつて読み出され
た制御語は無効である。このようにしながらＭφによつて計数器１をイ
ンクリメントして行き、制御記憶４の語順が210
に達したとき、一行分の書き込みを終え、このと
きにはＬφが生起するから、計数器２を“１”だ
けインクリメントとすると同時に、計数器１をリ
セツトし、次の行の書き込みに入る。また、Ｌφにより計数器２をインクリメントし
て行つた結果、制御記憶６の語順が200に達すれ
ば、それで一画面分の処理が終わつたことにな
る。このようにして、第画像記憶装置I₁内に格納さ
れていた画像は、その上下左右が反転して第二画
像記憶装置に格納される。こうした実例からすれば、ズーミングその他、
所望の画像処理手続は、本発明装置を使用すれば
かなりな自由度で可能であることが分かる。以下
ではさらに他のシステム構成例について説明す
る。なお、顕かなように、上記の実際的な応用例で
は、各計数器は画像の主走査信号によつてその計
数内容がインクリメントされる場合を示したが、
これはもつとも普通な形態ではあるものの、これ
に限定されることはなく、デイクリメントでも良
いし、要は所定の仕方で計数内容が変更されて行
くようになつていれば良い。本画像記憶装置２０を画像入力装置、画像表示
装置、画像演算装置と組み合わせた応用例をそれ
ぞれ、第４図、第５図、第６図に示す。第４図において、画像記憶装置２０の動作に必
要な信号Ｍφ，Ｌφ，Ｆφはテレビカメラ制御部
２１から供給される。テレビカメラ２２の出力映
像信号はAD変換器２３によつてデイジタル化さ
れて本画像記憶装置２０に入力される。テレビカ
メラ２２の撮像が飛越走査によるものとし、入力
画像のサイズを512×480画素とする。撮像画像を
I₁、画像記憶装置２０に格納される画像をI₂とす
れば、(1)式に準じて、

【表】なる置換を行なうことにより、飛越走査を順次走
査に変換して画像記憶装置２０に入力画像を格納
できる。(4)式の両置換の第１行は入力画像の画素
系列を表わしている。第２行は、先に述べたよう
にして画像記憶装置２０の制御記憶によつて実現
できる。第１図の制御記憶４に列置換の第２行、
制御記憶６に行置換の第２行に相当する制御語列
をロードしておけばよい。第５図において、画像記憶装置２０の動作に必
要な信号Ｍφ，Ｌφ，Ｆφはテレビモニタ制御部
２４から供給される。画像記憶装置２０からの出
力画素はDA変換器２５によつてアナログ化さ
れ、テレビモニタ２６に表示される。画像記憶装
置２０内に納能されている画像をI₁、表示画像を
I₂とすれば、画像サイズを512×512として、

【表】なる置換を考えればよい。このためには、第１図
の制御記憶３に列置換の第１行、制御記憶５に列
置換の第１行に相当する制御語列をロードする。第６図示の応用例では、第１図示の画像記憶装
置２０を二つ（２０ａ，２０ｂ）用いていて、動
作に必要な信号Ｍφ，Ｌφ，Ｆφは、画像演算制
御部２７から供給される。第一の画像記憶装置２
０ａからの出力画素に画像演算器２８が演算を施
し、結果は第二の画像記憶装置２０ｂに格納され
る。例として、第一の画像記憶装置２０ａ内の画
像I₁に定数値１を加えそた結果の画像I₂を第二の
画像記憶装置２０ｂに格能するような演算を考え
れば、要する置換は(5)式である。第一の画像記憶
装置２０ａの制御記憶のうち、第１図の３，５の
部分に(5)式の両置換の第１行に対応する制御語列
をロードし、また、第二の画像記憶装置２０ｂの
制御記憶のうち、第１図の４，６の部分に(5)式の
両置換の第２行に対応する制御語列をロードす
る。なお、演算の種類によつては、画像記憶装置
２０ａ，２０ｂはそれぞれ、複数個あつてもよ
い。また、一つの画像記憶装置２０が、これ等両
画像装置２０ａ，２０ｂの機能を兼ねてもよい。第４図、第５図、第６図に示した入力、表示、
演算機能を統合した画像処理装置も構成可能で、
第７図にそうした応用例を示す。ここでは、本画
像記憶装置を７台使用（夫々を２０_-1，２０_-2，
……………２０_-7で示す）している。画像入力部３０は、第４図におけるテレビカメ
ラ２２、テレビカメラ制御部２１、AD変換器２
３を要素として構成されるものである。この画像
入力部３０と各画像記憶装置２０_-1〜２０_-4は、
第４図について説明した方法で結合しているか
ら、画像入力部３０からこれ等画像記憶装置２０
_-1〜２０_-4への画像入力ができる。画像演算部３１は、第６図における画像演算器
２８と画像演算制御部２７を要素として構成され
るものである。そして、第７図の画像記憶装置２
０_-1，２０_-7の各々は、第６図の出力側画像記憶
装置２０ａと入力側画像記憶装置２０ｂに対応し
ている。第７図の画像演算部３１と各画像記憶装
置は第６図について説明した方法で結合している
から、実行したい演算に応じて各画像記憶装置を
出力側画像記憶装置あるいは入力側画像記憶装置
として用いることにより、演算が可能となる。画像表示部３２は、第５図におけるDA変換器
２５、テレビモニタ制御部２４、テレビモニタ２
６を要素として構成されるものである。第７図の
画像演算部３１、画像表示部３２、画像記憶装置
２０_-1〜２０_-7の動作に必要な信号Ｍφ，Ｌφ，
Ｆφは共通である。画像表示部３２は画像演算部
３１の出力信号を各画像記憶装置に入力するデー
タライン上に接続されているから、画像演算部３
１による演算結果を表示する。入力画素をそのま
ま出力画素とする操作も一つの演算と見れば、各
画像記憶装置の内容を表示することになる。以上詳細に説明したように、この発明は、画像
の入力、表示、演算の際に必要となる画像記憶装
置において、制御部分に望ましくは高速の制御記
憶を採用し、画像の走査信号により制御情報を読
み出すようにしたため、回路の簡略化が計られる
ばかりでなく、少くともアドレス指定順、望まし
くは他の情報にも関して制御記憶の内容を書き替
えて種々の使用形態に適応できるから、画像処理
装置を構成する場合の極めて有効な手段を提供す
るものである。

【図面の簡単な説明】

第１図は本画像記憶装置の一実施例の概略構成
図、第２図は画像上の座標系を示した説明図、第
３図は制御記憶の語構成例を示した説明図、第４
図は画像入力装置の一例の概略構成図、第５図は
画像表示装置の一例の概略構成図、第６図は本装
置の第一の応用例としての画像演算装置の概略構
成図、第７図は画像処理装置への応用例の概略構
成図、第８図は本発明画像記憶装置を二つ用いて
画像反転等に使用する場合のシステム構成図、で
ある。図中、３，４，５，６は制御記憶部、１８は画
像記憶部、２０，２０ａ，２０ｂ，２０_-1〜２０
_-7は全体としての画像記憶装置、である。

Claims

【特許請求の範囲】１複数行複数列の画素記憶部から成る画像記憶
部を持ち、アドレス指定情報により指定されたア
ドレスに対応する上記各画素記憶部に対し、選択
的に画素の書き込み、読み出しを行なう画像記憶
装置であつて；上記画像のＸ座標、Ｙ座標にそれぞれ対応させ
て各一つあて、計二つの計数器を設け；画像の主走査信号によつて上記二つの計数器の
各々の計数内容を所定の仕方で変更するように
し；そのときどきの上記計数内容に応じて書き替え
可能な制御記憶から該そのときどきに対応する予
定の制御語列を読み出すことにより、上記そのと
きどきのアドレス指定情報を得ること；を特徴とする画像記憶装置。