JPS60263475A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60263475A JPS60263475A JP59120247A JP12024784A JPS60263475A JP S60263475 A JPS60263475 A JP S60263475A JP 59120247 A JP59120247 A JP 59120247A JP 12024784 A JP12024784 A JP 12024784A JP S60263475 A JPS60263475 A JP S60263475A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- fet
- heterojunction
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特にダブルへテロ構造を有する特
殊な電界効果トランジスタ（ＦＥＴ）、或いはこれを回
路素子として含む集積回路（ＩＣ）に係わる。
殊な電界効果トランジスタ（ＦＥＴ）、或いはこれを回
路素子として含む集積回路（ＩＣ）に係わる。
背景技術とその問題点
近時、益々商速素子化の要求が高まりＧａＡｓ等の化合
物半導体によるＦＥＴの開発が著しい。例えばｎ−八ｌ
ＧａＡｓ／ ＧａＡｓヘテロ接合で八ｌＧａＡｓが空乏
化し、Ｇａ／ｌｓ側に電子のアキュムレーションによる
２次元的層、いわゆる２次元電子ガス（２ｒｌＥＧ）が
形成され、ＧａＡｓ側では不純物のドーピングが行われ
ないにも拘わらず、高いキャリア濃度が得られるので高
い電子移動度を得ることができる。すなわち、キャリア
濃度を高めるためにドナーのドーピング量を高める場合
には、ドナー量の増加に伴うイオン化中心の増大化によ
って移動度の低下を来すが上述の２ＤＥＣによれば、こ
のような不都合が回避されて商い電子移動度が得られる
。これは、いわゆるモジュレーションドーピングといわ
れるものであるが、この現象を利用しζｎ−ＡｌＧａＡ
ｓ上にショットキー金属電極を設けて、この金属電極へ
の印加電圧によってＧａＡｓ側のキャリア密度の制御を
行うようにした２次元電子ガス型ＦＥＴ （ＴＩ！ＧＦ
Ｉ！Ｔ） 。
物半導体によるＦＥＴの開発が著しい。例えばｎ−八ｌ
ＧａＡｓ／ ＧａＡｓヘテロ接合で八ｌＧａＡｓが空乏
化し、Ｇａ／ｌｓ側に電子のアキュムレーションによる
２次元的層、いわゆる２次元電子ガス（２ｒｌＥＧ）が
形成され、ＧａＡｓ側では不純物のドーピングが行われ
ないにも拘わらず、高いキャリア濃度が得られるので高
い電子移動度を得ることができる。すなわち、キャリア
濃度を高めるためにドナーのドーピング量を高める場合
には、ドナー量の増加に伴うイオン化中心の増大化によ
って移動度の低下を来すが上述の２ＤＥＣによれば、こ
のような不都合が回避されて商い電子移動度が得られる
。これは、いわゆるモジュレーションドーピングといわ
れるものであるが、この現象を利用しζｎ−ＡｌＧａＡ
ｓ上にショットキー金属電極を設けて、この金属電極へ
の印加電圧によってＧａＡｓ側のキャリア密度の制御を
行うようにした２次元電子ガス型ＦＥＴ （ＴＩ！ＧＦ
Ｉ！Ｔ） 。
或いは特開昭５７−１７６７７３号に開ボされ′（いる
高電子移動度トランジスタ（１１聞Ｔ）が提案された。
高電子移動度トランジスタ（１１聞Ｔ）が提案された。
これら、ＴＥＧＦＥＴと１１聞Ｔとは実質的に同一の原
理によるものであるということができ、これらは金属／
ｎ−ＡｌＧａＡｓ （ドナー濃度Ｎ ２ ＋ ＢＦ”ｒ
電率ε２．厚さくｄ２ ｅ））／不純物がドープされな
いいわゆるアンドープＡｌＧａＡｓ （厚さｅ）／アン
ドープＧａＡｓ（誘電率ε１）の構造を有して成る。第
１図はごのＩＩＥＭＴにおけるショソＩ・キー接合（第
１の接合）及びヘテロ接合（第２の接合）近傍のエネル
ギーバンド構造をボしたもので、この場合、そのヘテロ
界面に、この面に対して垂直の方向に関して閉じ込めら
れた２次元電子ガスチャンネルが形成される。
理によるものであるということができ、これらは金属／
ｎ−ＡｌＧａＡｓ （ドナー濃度Ｎ ２ ＋ ＢＦ”ｒ
電率ε２．厚さくｄ２ ｅ））／不純物がドープされな
いいわゆるアンドープＡｌＧａＡｓ （厚さｅ）／アン
ドープＧａＡｓ（誘電率ε１）の構造を有して成る。第
１図はごのＩＩＥＭＴにおけるショソＩ・キー接合（第
１の接合）及びヘテロ接合（第２の接合）近傍のエネル
ギーバンド構造をボしたもので、この場合、そのヘテロ
界面に、この面に対して垂直の方向に関して閉じ込めら
れた２次元電子ガスチャンネルが形成される。
ここにアンドープのへ］ＧａＡｓ層が設＆−１られ°ζ
む）るのは、チャンネルと、ｎ−ＡｌＧａＡｓ中でイオ
ン化したドナーとを分離して電子移動度を同士さセるた
めのものである。
む）るのは、チャンネルと、ｎ−ＡｌＧａＡｓ中でイオ
ン化したドナーとを分離して電子移動度を同士さセるた
めのものである。
この構造において、ｎ−ＡｌＧａＡｓの金属側（ショッ
トキー接合による第１の接合側）とＧａＡｓ側（ヘテロ
接合による第２の接合側）とのポテンシャルの差ｑｖ２
は、ヘテロ接合による第２の接合の＾ｌＧａＡｓ側の電
界Ｅ＋２に関係する分−ｑｄ２Ｆ、＋２と、ｎ−へ１Ｇ
ａＡｓＯ幅（ｄ２ ｅ）にわたって分布する空の和で表
わされる。すなわち、 Ｖ２−−ｄ２Ｅ１２＋Ｖｐ２ ・・・・（１）また、第
１図において、 ｖ２＋ΔＥＣ−φＭ −ＶＧ ＋Ｅｐ ・・・・（３）
（１）及び（３）式より ８２ＥＬ２＝ （ＶＦ６−φＭ−ＥＦ＋ΔＥ Ｃ＋ Ｖ
Ｇ ）２ ・・・・（４） ガウスの定理により（３）式の左辺はへテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。ＩＩＥＭＴで
はアンドープＧａＡｓを用いているために、イオン化し
たドナーやアクセプターによる空間電画は存在しない。
トキー接合による第１の接合側）とＧａＡｓ側（ヘテロ
接合による第２の接合側）とのポテンシャルの差ｑｖ２
は、ヘテロ接合による第２の接合の＾ｌＧａＡｓ側の電
界Ｅ＋２に関係する分−ｑｄ２Ｆ、＋２と、ｎ−へ１Ｇ
ａＡｓＯ幅（ｄ２ ｅ）にわたって分布する空の和で表
わされる。すなわち、 Ｖ２−−ｄ２Ｅ１２＋Ｖｐ２ ・・・・（１）また、第
１図において、 ｖ２＋ΔＥＣ−φＭ −ＶＧ ＋Ｅｐ ・・・・（３）
（１）及び（３）式より ８２ＥＬ２＝ （ＶＦ６−φＭ−ＥＦ＋ΔＥ Ｃ＋ Ｖ
Ｇ ）２ ・・・・（４） ガウスの定理により（３）式の左辺はへテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。ＩＩＥＭＴで
はアンドープＧａＡｓを用いているために、イオン化し
たドナーやアクセプターによる空間電画は存在しない。
そのためこの電荷密度は、チャンネルのキャリア密度の
寄与だけとなる。つまり、今ｎＳをシートキャリア密度
とすると、 ｑｎｓ−８２ＥＬ２＝ −（ＶＧ Ｖｏｆｆ −Ｅｐ）
２ ・・・・（５） となる。
寄与だけとなる。つまり、今ｎＳをシートキャリア密度
とすると、 ｑｎｓ−８２ＥＬ２＝ −（ＶＧ Ｖｏｆｆ −Ｅｐ）
２ ・・・・（５） となる。
ここに、ＶｏｆｆＥＥφＨ−ΔＥＣ−ＶＦ６ ・・・・
（６）この（４）式中、ＥＦは通常ｏ、ｉｖ以−トの小
さい値であるので、これは無視することにする。また（
４）式中ε２／ｄ２は＾１ＧａＡｓ層が持つ容Ｉ ＣＴ
であるから、 ｑｎ ｓ ；Ｃｔ （ＶＧ −Ｖｏｆｆ ） −・（７
１なるＭＩＳ−ＦＥＴで良く知られた式となる。ここに
Ｖｏｆｆはしきい値電圧ｖｔｈにほかならないものであ
り、（６）式からこのｖｔｈについてみると、（φＨ−
ΔＥｃ）とＶＦ６の２つの項がある。ここで、（φＨ−
ΔＥｃ）は第１の接合、すなわちショットキー接合のバ
リアの西さと、第２の接合、すなわちヘテロ接合のバリ
アの高さの差で、これは各物質（Ｍ−１−３）の組合せ
に依存する量であり、■２□は、前述したようにＡｌＧ
ａＡｓ中のイオン化したドナー、すなわち空間重両が・
うけもつ電位差である。
（６）この（４）式中、ＥＦは通常ｏ、ｉｖ以−トの小
さい値であるので、これは無視することにする。また（
４）式中ε２／ｄ２は＾１ＧａＡｓ層が持つ容Ｉ ＣＴ
であるから、 ｑｎ ｓ ；Ｃｔ （ＶＧ −Ｖｏｆｆ ） −・（７
１なるＭＩＳ−ＦＥＴで良く知られた式となる。ここに
Ｖｏｆｆはしきい値電圧ｖｔｈにほかならないものであ
り、（６）式からこのｖｔｈについてみると、（φＨ−
ΔＥｃ）とＶＦ６の２つの項がある。ここで、（φＨ−
ΔＥｃ）は第１の接合、すなわちショットキー接合のバ
リアの西さと、第２の接合、すなわちヘテロ接合のバリ
アの高さの差で、これは各物質（Ｍ−１−３）の組合せ
に依存する量であり、■２□は、前述したようにＡｌＧ
ａＡｓ中のイオン化したドナー、すなわち空間重両が・
うけもつ電位差である。
更にこのＨＥＭＴのしきい値電圧Ｖｔｈについて具体的
にのると、今へ１ＧａＡｓ層としてＡ Ｉｏ、３ Ｇａ
ｏ、を八Ｓとすると、 ΔＥｃ ”；０．３２Ｖ φＭ；１．］３Ｖ ε２＝Ｈ，５ε０ で、φ８−ΔＢｅ ’：； ０．８Ｖとなるので、もし
、＾ｌＧａＡｓに不純物のドーピングを行わないと、Ｖ
Ｆ６−〇であるので、ｖ ｔｈ＝ ０．ＥＩＶのノーマ
リ−オフのＦＥＴとなる。ところが、実際の集積回路で
は、ｖ ｔｈ＝ ｏ、又はｖ ｔｈ＜ ｏが要求される
ものであり、上述したように０．８Ｖ以上の電圧を掛け
ないとオンにならないＦＥＴでは、実際の集積回路など
の回路構成に適用することはできない。そこで、この種
のＦＥＴでは、＾１ＧａＡｓにドナー不純物のドープを
行ってＶＦ６に有限の値を与えて、ｖ ｔｈ＝ ｏ 。
にのると、今へ１ＧａＡｓ層としてＡ Ｉｏ、３ Ｇａ
ｏ、を八Ｓとすると、 ΔＥｃ ”；０．３２Ｖ φＭ；１．］３Ｖ ε２＝Ｈ，５ε０ で、φ８−ΔＢｅ ’：； ０．８Ｖとなるので、もし
、＾ｌＧａＡｓに不純物のドーピングを行わないと、Ｖ
Ｆ６−〇であるので、ｖ ｔｈ＝ ０．ＥＩＶのノーマ
リ−オフのＦＥＴとなる。ところが、実際の集積回路で
は、ｖ ｔｈ＝ ｏ、又はｖ ｔｈ＜ ｏが要求される
ものであり、上述したように０．８Ｖ以上の電圧を掛け
ないとオンにならないＦＥＴでは、実際の集積回路など
の回路構成に適用することはできない。そこで、この種
のＦＥＴでは、＾１ＧａＡｓにドナー不純物のドープを
行ってＶＦ６に有限の値を与えて、ｖ ｔｈ＝ ｏ 。
或いばＶｔｈ＜０（ノーマリ−オン）を得ることになる
。しかしながら、」―述したＩＩＥＭＴにおいては、本
来的にφＨ≠ΔＥＣで、例えばφＨ−ΔＥｃ？：０．８
■であるがために、ｖ ｔｈ＜ ｏのノーマリ−オンの
ＦＥＴ’ｔ−得るためには、ＶＦ６に大きな値を必要と
することになり、これ力（ため例えばｎ−ＡｌＧａＡｓ
に対する不純物のドープ量を比較的大きくする。
。しかしながら、」―述したＩＩＥＭＴにおいては、本
来的にφＨ≠ΔＥＣで、例えばφＨ−ΔＥｃ？：０．８
■であるがために、ｖ ｔｈ＜ ｏのノーマリ−オンの
ＦＥＴ’ｔ−得るためには、ＶＦ６に大きな値を必要と
することになり、これ力（ため例えばｎ−ＡｌＧａＡｓ
に対する不純物のドープ量を比較的大きくする。
ところが、このように、比較的高濃度に不純物がドープ
されたｎ−ΔｌＧａＡｓによってヘテロ界面を構成する
場合、製造工程中の熱処理、例えばソース及びドレイン
の電極とり出し部のイオン注入処理後におけるアニール
処理時の加熱に際してｎ−ＡｌＧａＡｓ中のドナーの再
分布を生じ、これがＦＥＴの特性。
されたｎ−ΔｌＧａＡｓによってヘテロ界面を構成する
場合、製造工程中の熱処理、例えばソース及びドレイン
の電極とり出し部のイオン注入処理後におけるアニール
処理時の加熱に際してｎ−ＡｌＧａＡｓ中のドナーの再
分布を生じ、これがＦＥＴの特性。
特に２次元電子ガスの電子移動度を低下させてしまうな
どの不都合がある。
どの不都合がある。
発明の目的
本発明は上述した欠点を解消して目的とするしいき値電
圧を有する例えばノーマリ−オンのＦＥＴを確実に得る
ことができる半導体装置を提供するものである。
圧を有する例えばノーマリ−オンのＦＥＴを確実に得る
ことができる半導体装置を提供するものである。
発明の概要
本発明は低不純物濃度の第１の半導体層と、これに接す
る第２の半導体１−と、これに接する第３の半導体）−
とを有し、第２の半導体層のエネルギーギャップずなわ
ち禁止帯幅Ｅｇ２は第１及び第３の半導体層の各エネル
ギーギャップＥｇ１及びＥｇａに比して大であって、第
２の半導体層とこれに接する上記第３及び第１の各半導
体層との間に夫々第１及び第２のへテロ接合が形成され
たダブルへテロ接合構造のゲート部を有し、第１のへテ
ロ接合のバリアの高さΔＥｃ１が第２のへテロ接合のバ
リアの高さΔＥＣ２より小に選定される。ずなわちＥ
ｇｉ＜ Ｅ ｇ３＜ Ｅ ｇ２に選定されるダブルへテ
ロ接合によるいわばＭＩＳ−ＰＩ！Ｔ （以下［１１１
−ＭＩＳ−ＮＥＴという）を構成する。この場合、動作
時において、第１の半導体層側に２次元電子ガス（２Ｄ
ＵＧ）層が構成される。
る第２の半導体１−と、これに接する第３の半導体）−
とを有し、第２の半導体層のエネルギーギャップずなわ
ち禁止帯幅Ｅｇ２は第１及び第３の半導体層の各エネル
ギーギャップＥｇ１及びＥｇａに比して大であって、第
２の半導体層とこれに接する上記第３及び第１の各半導
体層との間に夫々第１及び第２のへテロ接合が形成され
たダブルへテロ接合構造のゲート部を有し、第１のへテ
ロ接合のバリアの高さΔＥｃ１が第２のへテロ接合のバ
リアの高さΔＥＣ２より小に選定される。ずなわちＥ
ｇｉ＜ Ｅ ｇ３＜ Ｅ ｇ２に選定されるダブルへテ
ロ接合によるいわばＭＩＳ−ＰＩ！Ｔ （以下［１１１
−ＭＩＳ−ＮＥＴという）を構成する。この場合、動作
時において、第１の半導体層側に２次元電子ガス（２Ｄ
ＵＧ）層が構成される。
実施例
第２図を参照して本発明による半導体装置、ずなわちＤ
ｌｌ−ＭＴＳ−ＦＥＴの一例を説明する。図において（
７）はＤＩｌ−ＭＩＳ−ＰＵＴを全体としてボし、（１
）は第１の半導体層で、この例においては、不純物がド
ープされていないＧａＡｓ基体Ｓｏによって構成し、こ
れの上に第１の半導体層（２）及び第３の半導体層（３
）が順次連続エピタキシャル成長、例えばＭＯＣνＤ（
ＭｅｔａｌＯｒｇａｎｉｃ Ｖａｐｏｒ ｒｌｅｐｏｓ
ｉｔｉｏｎ）法或いはＭＢＥ法（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法によって順次形成し、そ
のゲート部となる部分を所要の幅に残して両生導体層（
３）及び（２）をその表面から例えば選択的にエツチン
グ除去し、このエツチング除去された部分にＡｕＧｅ等
の金属を蒸着し、アロイ処理を施してソース及びドレイ
ン電極（８）及び（９）を形成すると共にこれの下にＧ
ｅが拡散されて形成されたｎ型のソース領域（４）及び
ドレイン領域（５）を形成する。第■の半導体層ｉｌｌ
、第２の半導体層（２）、第３の半導体層（３）は、そ
の各エネルギーギャップＥ ｇｌ 、 Ｅ ｇ２ 。
ｌｌ−ＭＴＳ−ＦＥＴの一例を説明する。図において（
７）はＤＩｌ−ＭＩＳ−ＰＵＴを全体としてボし、（１
）は第１の半導体層で、この例においては、不純物がド
ープされていないＧａＡｓ基体Ｓｏによって構成し、こ
れの上に第１の半導体層（２）及び第３の半導体層（３
）が順次連続エピタキシャル成長、例えばＭＯＣνＤ（
ＭｅｔａｌＯｒｇａｎｉｃ Ｖａｐｏｒ ｒｌｅｐｏｓ
ｉｔｉｏｎ）法或いはＭＢＥ法（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法によって順次形成し、そ
のゲート部となる部分を所要の幅に残して両生導体層（
３）及び（２）をその表面から例えば選択的にエツチン
グ除去し、このエツチング除去された部分にＡｕＧｅ等
の金属を蒸着し、アロイ処理を施してソース及びドレイ
ン電極（８）及び（９）を形成すると共にこれの下にＧ
ｅが拡散されて形成されたｎ型のソース領域（４）及び
ドレイン領域（５）を形成する。第■の半導体層ｉｌｌ
、第２の半導体層（２）、第３の半導体層（３）は、そ
の各エネルギーギャップＥ ｇｌ 、 Ｅ ｇ２ 。
Ｅｇａが、Ｅｇｘ＜Ｅｇａ＜Ｅｇ２の関係となるように
例えばＡＩ×Ｇａｔ−ｘ＾Ｓの組成において、ｘ＝０と
したＧａＡｓによって第１の半導体層（１１を構成し、
ｘ＝ｌのＡｌＧａＡｓによって第２の半導体層（２）を
構成し、Ｘ＝０．５の＾１０．６ Ｇａｏ５＾Ｓによっ
て第３の半導体層（３）を構成する。そして第３の半導
体層（３）に例えばｎ型の不純物、例えばＳｉ、 Ｓｓ
、 Ｓ等の不純物をイオン注入して高濃度とすることも
できるが、この半導体層（３）を不純物をドープしてエ
ピタキシャル成長させることもできる。そしてこの半導
体層（３）は、これ自体に例えばゲート電極（ＩＩとし
ての機能を有せしめることができる。Ｓ、Ｄ及びＧは夫
々ソース。
例えばＡＩ×Ｇａｔ−ｘ＾Ｓの組成において、ｘ＝０と
したＧａＡｓによって第１の半導体層（１１を構成し、
ｘ＝ｌのＡｌＧａＡｓによって第２の半導体層（２）を
構成し、Ｘ＝０．５の＾１０．６ Ｇａｏ５＾Ｓによっ
て第３の半導体層（３）を構成する。そして第３の半導
体層（３）に例えばｎ型の不純物、例えばＳｉ、 Ｓｓ
、 Ｓ等の不純物をイオン注入して高濃度とすることも
できるが、この半導体層（３）を不純物をドープしてエ
ピタキシャル成長させることもできる。そしてこの半導
体層（３）は、これ自体に例えばゲート電極（ＩＩとし
ての機能を有せしめることができる。Ｓ、Ｄ及びＧは夫
々ソース。
ドレイン及びゲートの各端子を示す。
このような構成によって、第３及び第２の半導体層（３
）及び（２）間において第１のへテロ接合ＪＨ１が形成
されまた、第２及び第１の半導体層（２）及び＋１１内
において第２のへテロ接合ＪＨ２が形成されるものであ
りその各接合、ＪＨｔ及びＪＨ２のバリアの高さΔＥＣ
１及びΔＥｃ２は、上述した各層＋１１〜（３）のエネ
ルギーギャップＥｇｉ〜Ｅｇ３がＥｇＩ＜Ｅｇａ＜Ｅｇ
２であることによってΔＥｃ１〈ΔＥＣ２となる。そし
てこのＤＨ−ＭＩＳ−ＮＥＴ（７）においては、その動
作時第２の半導体層（２）が空乏化され、第２のへテロ
接合ＪＨ２の第１の半導体層（１）側、即ちＧａＡｓ側
において２ＤＵＧ層によるチ中ンネル（６）が形成され
るようになされる。
）及び（２）間において第１のへテロ接合ＪＨ１が形成
されまた、第２及び第１の半導体層（２）及び＋１１内
において第２のへテロ接合ＪＨ２が形成されるものであ
りその各接合、ＪＨｔ及びＪＨ２のバリアの高さΔＥＣ
１及びΔＥｃ２は、上述した各層＋１１〜（３）のエネ
ルギーギャップＥｇｉ〜Ｅｇ３がＥｇＩ＜Ｅｇａ＜Ｅｇ
２であることによってΔＥｃ１〈ΔＥＣ２となる。そし
てこのＤＨ−ＭＩＳ−ＮＥＴ（７）においては、その動
作時第２の半導体層（２）が空乏化され、第２のへテロ
接合ＪＨ２の第１の半導体層（１）側、即ちＧａＡｓ側
において２ＤＵＧ層によるチ中ンネル（６）が形成され
るようになされる。
０
このような構成によるＦＥＴによればアンドープの第１
の半導体層ｉｌｌに２ＤＥＣによるチャンネル（６）を
形成するものであるので、商い電子移動度を得ることが
でき高速のＦＥＴを得ることができるものである。
の半導体層ｉｌｌに２ＤＥＣによるチャンネル（６）を
形成するものであるので、商い電子移動度を得ることが
でき高速のＦＥＴを得ることができるものである。
そして、この構成によるＦＥＴにおけるしきい値電圧Ｖ
ｔｈ （Ｖｏｆｆ ）は、前述した（６）式に対応して ｖｔｈ−ΔＥｃｚ−ΔＥＣ２ＶＦ６ ・・（６’）とな
り、ここにΔＥ ｃｔ ＜ΔＥＣ２であるので、ｖｔｈ
〈０となる。そして、上述の構成においては第２の半導
体Ｎ（２）がアンドープとされていることによってＶ
Ｐ２ ： ０となり、ｖｔｈはほぼΔＥＣ１−ΔＥＣ２
によって決まる。
ｔｈ （Ｖｏｆｆ ）は、前述した（６）式に対応して ｖｔｈ−ΔＥｃｚ−ΔＥＣ２ＶＦ６ ・・（６’）とな
り、ここにΔＥ ｃｔ ＜ΔＥＣ２であるので、ｖｔｈ
〈０となる。そして、上述の構成においては第２の半導
体Ｎ（２）がアンドープとされていることによってＶ
Ｐ２ ： ０となり、ｖｔｈはほぼΔＥＣ１−ΔＥＣ２
によって決まる。
上述の構成においては第２の半導体１−＊ （２１がア
ンドープの半導体層とした場合であるがこの第２の半導
体層（２）にｎ型の不純物をドープしζＶＰ２を適当な
値に選定して、これによってｖｔｈの値の選定範囲を広
げるようにすることもできる。尚、この１ ように第２
の半導体層（２）に不純物のドーピングを行う場合は、
この第２の半導体１ｉｉ （２１の第２のへテロ接合Ｊ
Ｈ２側に厚さが薄いアンドープ層を設けて、この層（２
）におけるイオン化したドナー若しくはアクセプターを
チャンネル（６）より分離する効果を得ることもできる
。
ンドープの半導体層とした場合であるがこの第２の半導
体層（２）にｎ型の不純物をドープしζＶＰ２を適当な
値に選定して、これによってｖｔｈの値の選定範囲を広
げるようにすることもできる。尚、この１ ように第２
の半導体層（２）に不純物のドーピングを行う場合は、
この第２の半導体１ｉｉ （２１の第２のへテロ接合Ｊ
Ｈ２側に厚さが薄いアンドープ層を設けて、この層（２
）におけるイオン化したドナー若しくはアクセプターを
チャンネル（６）より分離する効果を得ることもできる
。
尚、第２図においζは、商不純物濃度の第３の半導体層
（３〕自体をゲート電極で８）とした場合であるが、更
にこのゲート電極におけるオーミック抵抗を小とするた
めに必要に応じて第３図に示すように、第２図で説明し
たソース及びドレイン電極（８）及び（９）の形成と同
時に例えばＡ ｕ Ｇ ｅを第３の半導体層＋３１−１
−に蒸着しアロイ処理を施すことによってゲート電極０
０）と更にこれの下に低比抵抗のｎ型の高濃度層（１０
’）を形成することもできる。尚、第３図において第２
図と対応する部分には同一符号を付して重複説明を省略
する。
（３〕自体をゲート電極で８）とした場合であるが、更
にこのゲート電極におけるオーミック抵抗を小とするた
めに必要に応じて第３図に示すように、第２図で説明し
たソース及びドレイン電極（８）及び（９）の形成と同
時に例えばＡ ｕ Ｇ ｅを第３の半導体層＋３１−１
−に蒸着しアロイ処理を施すことによってゲート電極０
０）と更にこれの下に低比抵抗のｎ型の高濃度層（１０
’）を形成することもできる。尚、第３図において第２
図と対応する部分には同一符号を付して重複説明を省略
する。
また第４図は、本発明装置の更に他の例を示し、この例
におい”ζは、第２及び第３半導体層（２）及び（３）
をゲート部を残して所定のパターンにエツチングし”ζ
後、全面的にｎ型の不純物をイオン注入し１ てソース及びドレイン領域（４）及び（６）を半導体層
ωの外部に露呈した部分に形成した場合で、この場合は
ゲート部とソース及びドレイン各領域（４）及び（５）
の相互の位置の整合、すなわちセルファラインさせるこ
とができる。
におい”ζは、第２及び第３半導体層（２）及び（３）
をゲート部を残して所定のパターンにエツチングし”ζ
後、全面的にｎ型の不純物をイオン注入し１ てソース及びドレイン領域（４）及び（６）を半導体層
ωの外部に露呈した部分に形成した場合で、この場合は
ゲート部とソース及びドレイン各領域（４）及び（５）
の相互の位置の整合、すなわちセルファラインさせるこ
とができる。
、上述した本発明装置の例においては、第１の半導体層
（１）が半導体基体ＳＯ自体によって構成した場合であ
るが、ある場合は半導体基体ＳＯ上に第１の半導体層（
１）を前述したＭＯＣＶＤ法或いはＭＢＥ法等によって
エピタキシャル成長し続いて連続的にこれの上に第２及
び第３の半導体層（２）及び（３）をエピタキシャル成
長して構成することもでき、この場合においては２０Ｅ
Ｇを形成する第２のへテロ接合ＪＨ２を基体ＳＯの表面
より離間した安定した結晶状態部分において形成できる
。また、本発明装置は、例えばエンハンスメント型のド
ライブ用ＦＥＴとディプレッション型、すなわちノーマ
リ−オン型の負荷用ＦＥＴとによるいわゆるＥ／Ｄイン
バータ回路を構成するＩＣに適用することもできる。こ
の場合の一例を第５図以下を参照して３ ２ その製法の一例と共に説明する。この例においては、第
２図で説明した本発明によるＤＩｌ−ＭＩＳ−ＦＥＴ（
７１を負荷用ＦＥＴとして用い、ｖ ｔｈ＝ ｏとした
ノーマリ−オフ型口１１−ＭＩＳ−ＰＩ！Ｔをドライブ
用ＦＥＴとして構成した場合である。
（１）が半導体基体ＳＯ自体によって構成した場合であ
るが、ある場合は半導体基体ＳＯ上に第１の半導体層（
１）を前述したＭＯＣＶＤ法或いはＭＢＥ法等によって
エピタキシャル成長し続いて連続的にこれの上に第２及
び第３の半導体層（２）及び（３）をエピタキシャル成
長して構成することもでき、この場合においては２０Ｅ
Ｇを形成する第２のへテロ接合ＪＨ２を基体ＳＯの表面
より離間した安定した結晶状態部分において形成できる
。また、本発明装置は、例えばエンハンスメント型のド
ライブ用ＦＥＴとディプレッション型、すなわちノーマ
リ−オン型の負荷用ＦＥＴとによるいわゆるＥ／Ｄイン
バータ回路を構成するＩＣに適用することもできる。こ
の場合の一例を第５図以下を参照して３ ２ その製法の一例と共に説明する。この例においては、第
２図で説明した本発明によるＤＩｌ−ＭＩＳ−ＦＥＴ（
７１を負荷用ＦＥＴとして用い、ｖ ｔｈ＝ ｏとした
ノーマリ−オフ型口１１−ＭＩＳ−ＰＩ！Ｔをドライブ
用ＦＥＴとして構成した場合である。
先ず、例えば第５図に示すように、例えばＧａＡｓより
成る基体Ｓｏを設け、これの上に順次例えばＭＯＣＶＤ
法、ＭＢＥ法によって第１〜第４のエピタキシャル半導
体層（１１）〜（１４）を成長させる。
成る基体Ｓｏを設け、これの上に順次例えばＭＯＣＶＤ
法、ＭＢＥ法によって第１〜第４のエピタキシャル半導
体層（１１）〜（１４）を成長させる。
これら第１〜第４の半導体！（１１）〜（１４）は、例
えば＾ＩｘＧａ１−ｘＡｓの組成を有し、第１の半導体
層（１１）においては、ｘ＝０なるＧａＡｓ層によって
構成し、第２の半導体ｊｉ！（１２）においてはｘ＝１
なる＾１＾５ｌｉｌによって構成し、第３の層（１３）
においては、ｘ＝０．５なる八１０，６ Ｇａｏ、６＾
Ｓ層によって構成し、第４の半導体層（１４）において
はｘ＝ＱなるＧａＡｓ層によって構成して、各層（１１
） （１２） （１３）及び（１４）の各層のエネルギ
ーギャップＥｇｌ 、 Ｅ ｇ２ 。
えば＾ＩｘＧａ１−ｘＡｓの組成を有し、第１の半導体
層（１１）においては、ｘ＝０なるＧａＡｓ層によって
構成し、第２の半導体ｊｉ！（１２）においてはｘ＝１
なる＾１＾５ｌｉｌによって構成し、第３の層（１３）
においては、ｘ＝０．５なる八１０，６ Ｇａｏ、６＾
Ｓ層によって構成し、第４の半導体層（１４）において
はｘ＝ＱなるＧａＡｓ層によって構成して、各層（１１
） （１２） （１３）及び（１４）の各層のエネルギ
ーギャップＥｇｌ 、 Ｅ ｇ２ 。
Ｅｇ３及びＥｇ４が、Ｅ ｇ、−Ｅ ｌ＋４ ＜ Ｂ
ｇａ ＜ Ｅ ｇ２の関係を有するように選ばれる。第
７図Ａは、この場合４ の各［（１１，）〜（１３）間のバリアのモデル図をボ
したものである。この場合第３及び第４のエピタキシャ
ル半導体層（１３）及び（１４）には、そのエピタキシ
ャル成長時にｎ型の不純物を夫々所要の濃度にドーピン
グする。
ｇａ ＜ Ｅ ｇ２の関係を有するように選ばれる。第
７図Ａは、この場合４ の各［（１１，）〜（１３）間のバリアのモデル図をボ
したものである。この場合第３及び第４のエピタキシャ
ル半導体層（１３）及び（１４）には、そのエピタキシ
ャル成長時にｎ型の不純物を夫々所要の濃度にドーピン
グする。
次に第６図に示すように、第４の半導体層（４）の、少
くとも最終的にドライブ用ＦＥＴ、ずなわぢｖ ｔｈ＝
のＤｌｌ−ＭＩＳ−ＰＥＴ （７Ｅ）のゲート部となる
部分を残して、しかも少くとも最終的に負荷用のＦＥＴ
、すなわちｖ ｔｈ＜ ｏのＤＩｌ−Ｍｉｓ−ＦＥＴ（
７１のゲート部となる部分を例えばエツチングによって
除去するとか、或いはＤＨ−ＭＴＳ−Ｐｔ！Ｔ（７１の
ゲート部となる部分に金属ゲート電極αψ例えばＡｕ
Ｇｅを蒸着、及びアロイすることによって実質的にこの
電極Ｏｌ下の第４の層（４）を実質的に消滅させる。ま
た必要に応じて各ＤＨ−Ｍｉｓ−ＰＥＴ（７１及び（７
Ｅ）のゲート部を残して他部をエツチングして夫々のソ
ース電極（８１（８Ｂ）及びドレイン電極＋９１ （９
ｔりを形成する。尚、第６図においては一方のＦ Ｅ
Ｔ （７１のトレイン電極（９）と、他ｉ 方のＦＥＴ
（７Ｅ）のソース電極（８Ｅ）とを共通に構成した場合
である。またこの場合においても各ソース及びドレイン
電極＋８１． （９１（（８Ｂ））、（９Ｂ）は夫々例
えばＡｕ−Ｇｅ金属層の蒸着及びアロイ処理によって形
成し、各電極＋８１． （９１（（８［り）、（９Ｂ）
下に夫々ソース及びドレイン領域ｆ４１． （５１（（
４Ｅ））。
くとも最終的にドライブ用ＦＥＴ、ずなわぢｖ ｔｈ＝
のＤｌｌ−ＭＩＳ−ＰＥＴ （７Ｅ）のゲート部となる
部分を残して、しかも少くとも最終的に負荷用のＦＥＴ
、すなわちｖ ｔｈ＜ ｏのＤＩｌ−Ｍｉｓ−ＦＥＴ（
７１のゲート部となる部分を例えばエツチングによって
除去するとか、或いはＤＨ−ＭＴＳ−Ｐｔ！Ｔ（７１の
ゲート部となる部分に金属ゲート電極αψ例えばＡｕ
Ｇｅを蒸着、及びアロイすることによって実質的にこの
電極Ｏｌ下の第４の層（４）を実質的に消滅させる。ま
た必要に応じて各ＤＨ−Ｍｉｓ−ＰＥＴ（７１及び（７
Ｅ）のゲート部を残して他部をエツチングして夫々のソ
ース電極（８１（８Ｂ）及びドレイン電極＋９１ （９
ｔりを形成する。尚、第６図においては一方のＦ Ｅ
Ｔ （７１のトレイン電極（９）と、他ｉ 方のＦＥＴ
（７Ｅ）のソース電極（８Ｅ）とを共通に構成した場合
である。またこの場合においても各ソース及びドレイン
電極＋８１． （９１（（８Ｂ））、（９Ｂ）は夫々例
えばＡｕ−Ｇｅ金属層の蒸着及びアロイ処理によって形
成し、各電極＋８１． （９１（（８［り）、（９Ｂ）
下に夫々ソース及びドレイン領域ｆ４１． （５１（（
４Ｅ））。
（５Ｅ）を形成し得る。このようにして、夫々第１〜第
３のエピタキシャル半導体層（１１）〜（１３）の各一
部を夫々第１〜第３の半導体Ｎ（１）〜（３）とし、第
３図で説明した構成によるＤＩｌ−Ｍｉｓ−ＦＥＴ（７
１を構成すると共に、更に第１及び第２の各エピタキシ
ャル半導体層（１１）及び（１２）の各一部を夫々第１
及び第２の半導体層（ＩＥ）及び（２Ｅ）とし、第３及
び第４の各エピタキシャル半導体層（１３）及び（１４
）を第３の半導体層（３Ｂ）とするＯＨ−旧５−ＰＥＴ
（７Ｅ）を構成する。尚、図において第３図と対応する
部分には同一符号を付し、ＤＩｌ−Ｍｉｓ−ＮＥＴ ＜
７Ｂ）の各部の、Ｄｌｌ−旧５−ＮＥＴ（７１の各部と
対応する部分には各符号に“Ｅ”の符号を付加して示す
。
３のエピタキシャル半導体層（１１）〜（１３）の各一
部を夫々第１〜第３の半導体Ｎ（１）〜（３）とし、第
３図で説明した構成によるＤＩｌ−Ｍｉｓ−ＦＥＴ（７
１を構成すると共に、更に第１及び第２の各エピタキシ
ャル半導体層（１１）及び（１２）の各一部を夫々第１
及び第２の半導体層（ＩＥ）及び（２Ｅ）とし、第３及
び第４の各エピタキシャル半導体層（１３）及び（１４
）を第３の半導体層（３Ｂ）とするＯＨ−旧５−ＰＥＴ
（７Ｅ）を構成する。尚、図において第３図と対応する
部分には同一符号を付し、ＤＩｌ−Ｍｉｓ−ＮＥＴ ＜
７Ｂ）の各部の、Ｄｌｌ−旧５−ＮＥＴ（７１の各部と
対応する部分には各符号に“Ｅ”の符号を付加して示す
。
このような構成によれば、実質的に第４の半導体層（１
４）の特性が、例えば電極Ｏｌのアロイによ０ って消滅されたＤＨ−ＭＴＳ−ＦＥＴ（７１においては
、その各層間のバリアのモデル図は、第７図−Ｂに示す
ようになり、実質的に各層間によるヘテロ接合ＪＨＩ及
びＪＨ２の各バリアの高さΔＥＣ１及びΔＥＣ２は、第
１及び第３の半導体層（１１及び（３）のエネルギーギ
ャップＥｇ□及びＥｇ３が、Ｅ ｇｔ、 ＜ Ｅ ｇ３
とされていることによってΔＥｃｚ＜ΔＰ、ｃ２となる
ので、前述したようにｖ ｔｈ＜ ｏとなる。また他方
のロトＭＩＳ−ｆｌ！１’（７Ｅ）に関しては、第８図
−八で明らかなように第１の半導体ｆｆ１（１１）とエ
ネルギーギャップの同等の第４の半導体層（１４）が存
在していることによって実質的に第１及び第２のへテロ
接合ＪＨ１及びＪＨ２のバリアの高さΔＥＣＩ及びΔＥ
Ｃ２ば、ΔＥＣ１＝ΔＥＣ２であり、第２の半導体層（
２１りがアンドープでＶｐ２；０であることから（６′
）式よりｖｔｈ＝Ｏとなる。尚、この場合、第３のエピ
タキシャル半導体層（１３）には不純物がドープされて
いるので、この層の厚さ方向をＸとし、その厚さをｄ３
とし、誘電率を８３とし、不純物濃度をＮ３とず７ ６ のシフトが生じるが、その厚さｄ３は小さくすることが
できるので、Ｎ ３ ＝ １０１゛’ ｃｍ−３とし、
ｄ３−１００人とすると、ｖｔｈのシフト分は０．０１
Ｖとなって実質的に問題は生じない。
４）の特性が、例えば電極Ｏｌのアロイによ０ って消滅されたＤＨ−ＭＴＳ−ＦＥＴ（７１においては
、その各層間のバリアのモデル図は、第７図−Ｂに示す
ようになり、実質的に各層間によるヘテロ接合ＪＨＩ及
びＪＨ２の各バリアの高さΔＥＣ１及びΔＥＣ２は、第
１及び第３の半導体層（１１及び（３）のエネルギーギ
ャップＥｇ□及びＥｇ３が、Ｅ ｇｔ、 ＜ Ｅ ｇ３
とされていることによってΔＥｃｚ＜ΔＰ、ｃ２となる
ので、前述したようにｖ ｔｈ＜ ｏとなる。また他方
のロトＭＩＳ−ｆｌ！１’（７Ｅ）に関しては、第８図
−八で明らかなように第１の半導体ｆｆ１（１１）とエ
ネルギーギャップの同等の第４の半導体層（１４）が存
在していることによって実質的に第１及び第２のへテロ
接合ＪＨ１及びＪＨ２のバリアの高さΔＥＣＩ及びΔＥ
Ｃ２ば、ΔＥＣ１＝ΔＥＣ２であり、第２の半導体層（
２１りがアンドープでＶｐ２；０であることから（６′
）式よりｖｔｈ＝Ｏとなる。尚、この場合、第３のエピ
タキシャル半導体層（１３）には不純物がドープされて
いるので、この層の厚さ方向をＸとし、その厚さをｄ３
とし、誘電率を８３とし、不純物濃度をＮ３とず７ ６ のシフトが生じるが、その厚さｄ３は小さくすることが
できるので、Ｎ ３ ＝ １０１゛’ ｃｍ−３とし、
ｄ３−１００人とすると、ｖｔｈのシフト分は０．０１
Ｖとなって実質的に問題は生じない。
このようにして共通の基体上にｖ ｔｈ＜ ｏのＤＨ−
Ｍｉｓ−ＮＥＴ（７１と、ｖ ｔｈ： ｏの１１１１−
ＭＩＳ−１’ｌＥＴ （７１りを形成することができ、
Ｅ／Ｄインバータを構成することができる。
Ｍｉｓ−ＮＥＴ（７１と、ｖ ｔｈ： ｏの１１１１−
ＭＩＳ−１’ｌＥＴ （７１りを形成することができ、
Ｅ／Ｄインバータを構成することができる。
尚、第５図及び第６図で説明した例では、第１〜第４の
エピタキシャル半導体Ｉｔｓ（１１）〜（１４）を設け
た場合であるが、第４の半導体ｆｉｉ（１４）を設けず
に、ドライブ用ＤＩｌ−ＭＩＳ−Ｆｔ！↑（７１り、す
なわちｖ ｔｈ＝ ｏ、或いばｖ ｔｈ＞ ｏのＦＥＴ
のゲート部を形成すべき部分において第２の半導体層（
１２）に選択的にアクセプタ不純物イオンを打ち込んで
、第２の半導体層（２Ｅ）がアクセプタのドープされた
口旧旧Ｓ−１１ＥＴ （７Ｅ）を形成してこのＦＥＴ（
７１りをｖ ｔｈ＝ ｏ 、或いはｖ ｔｈ＞ ｏとす
ることもできる。
エピタキシャル半導体Ｉｔｓ（１１）〜（１４）を設け
た場合であるが、第４の半導体ｆｉｉ（１４）を設けず
に、ドライブ用ＤＩｌ−ＭＩＳ−Ｆｔ！↑（７１り、す
なわちｖ ｔｈ＝ ｏ、或いばｖ ｔｈ＞ ｏのＦＥＴ
のゲート部を形成すべき部分において第２の半導体層（
１２）に選択的にアクセプタ不純物イオンを打ち込んで
、第２の半導体層（２Ｅ）がアクセプタのドープされた
口旧旧Ｓ−１１ＥＴ （７Ｅ）を形成してこのＦＥＴ（
７１りをｖ ｔｈ＝ ｏ 、或いはｖ ｔｈ＞ ｏとす
ることもできる。
８
面、上述した本発明の各側において各ｆｌｕの導電型を
逆の導電型とすることもできるなど旧述した例に限らず
種々の変更をなし得ることは明らかであろう。
逆の導電型とすることもできるなど旧述した例に限らず
種々の変更をなし得ることは明らかであろう。
発明の効果
一上述したように本発明装置によれば、２１］ＥＧによ
るチャンネルを構成するので高速度動作を行わしめるこ
とができるものであるが、特にダブルへテロ接合型構成
をとり、両接合のバリアの高さを相違させたことによっ
てノーマリ−オン（Ｖｔｈ＜Ｏ）のＦＥＴを容易に得る
ことができるものであり、また、＄２の半導体層１２）
をアンドープの層とするときは、冒頭に述べたＩＩＥＭ
Ｔにおける不純物ドープによる特性の低−ト、不安定性
を回避できる利益がある。
るチャンネルを構成するので高速度動作を行わしめるこ
とができるものであるが、特にダブルへテロ接合型構成
をとり、両接合のバリアの高さを相違させたことによっ
てノーマリ−オン（Ｖｔｈ＜Ｏ）のＦＥＴを容易に得る
ことができるものであり、また、＄２の半導体層１２）
をアンドープの層とするときは、冒頭に述べたＩＩＥＭ
Ｔにおける不純物ドープによる特性の低−ト、不安定性
を回避できる利益がある。
第１図は従来の電界効果トランジスタの説明に供するエ
ネルギーバンドモデル図、第２図〜第４図は夫々本発明
装置の各側をポす路線的拡大断面１ 図、第５図及び第
６図は本発明装置の一例の製造９ 方法の説明にイハする一工程図、第７図−八及び第７図
−Ｂはその説明に供するエネルギーバリアのモデル図で
ある。 ｆｌ、ｌは第１の半導体１−１（２）は第２の半導体層
、（３）は第３の半導体層、（４）はソース領域、（５
）はドレイン領域である。 ０ マロセ な ２ 派 第７図−Ａ Ｊ８１ ：ＪＨ２
ネルギーバンドモデル図、第２図〜第４図は夫々本発明
装置の各側をポす路線的拡大断面１ 図、第５図及び第
６図は本発明装置の一例の製造９ 方法の説明にイハする一工程図、第７図−八及び第７図
−Ｂはその説明に供するエネルギーバリアのモデル図で
ある。 ｆｌ、ｌは第１の半導体１−１（２）は第２の半導体層
、（３）は第３の半導体層、（４）はソース領域、（５
）はドレイン領域である。 ０ マロセ な ２ 派 第７図−Ａ Ｊ８１ ：ＪＨ２
Claims (1)
- 低不純物濃度の第１の半導体層と、これに接する第２の
半導体層と、これに接する第３の半導体層とを有し、上
記第２の半導体層は上記第１及び第３の半導体層に比し
てそのエネルギーギヤツブが大であって、該第２の半導
体層とこれに接する上記第３及び第１の各半導体層との
間に第１及び第２のへテロ接合が形成されたダブルへテ
ロ接合構造のゲート部を有し、上記第１のへテロ接合の
バリアの高さが上記第２のへテロ接合のバリアの高さよ
り小に選定された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120247A JPS60263475A (ja) | 1984-06-12 | 1984-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120247A JPS60263475A (ja) | 1984-06-12 | 1984-06-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263475A true JPS60263475A (ja) | 1985-12-26 |
Family
ID=14781474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120247A Pending JPS60263475A (ja) | 1984-06-12 | 1984-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| US4967242A (en) * | 1988-01-21 | 1990-10-30 | Mitsubishi Denki Kabushiki Kaisha | Heterojunction field effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
| JPS58107678A (ja) * | 1981-12-21 | 1983-06-27 | Fujitsu Ltd | 半導体装置 |
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
-
1984
- 1984-06-12 JP JP59120247A patent/JPS60263475A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
| JPS58107678A (ja) * | 1981-12-21 | 1983-06-27 | Fujitsu Ltd | 半導体装置 |
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| US4967242A (en) * | 1988-01-21 | 1990-10-30 | Mitsubishi Denki Kabushiki Kaisha | Heterojunction field effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220173235A1 (en) | Breakdown Resistant HEMT Substrate and Device | |
| US20230207636A1 (en) | High Voltage Blocking III-V Semiconductor Device | |
| US4755857A (en) | Heterostructure semiconductor device | |
| US4772925A (en) | High speed switching field effect transistor | |
| KR920003799B1 (ko) | 반도체 장치 | |
| JPH0624208B2 (ja) | 半導体装置 | |
| EP0080714B1 (en) | Hetero-junction semiconductor device | |
| KR920010584B1 (ko) | 반도체 장치 | |
| EP0200933A1 (en) | Heterojunction transistor having bipolar characteristics | |
| JPS60134481A (ja) | 半導体装置 | |
| US6049097A (en) | Reliable HEMT with small parasitic resistance | |
| US4882608A (en) | Multilayer semiconductor device having multiple paths of current flow | |
| JPS60263475A (ja) | 半導体装置 | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| DE3854098T2 (de) | Feldeffekttransistor. | |
| KR910006698B1 (ko) | 반도체 장치 | |
| JPS6149476A (ja) | 電界効果トランジスタ | |
| EP0146962A2 (en) | Semiconductor device having hetero-structure | |
| JPH01257372A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2761211B2 (ja) | 半導体装置 | |
| JPS61100976A (ja) | 半導体装置 | |
| JPS60263474A (ja) | 半導体装置 | |
| KR940007665B1 (ko) | 화합물 반도체장치 및 그 제조방법 | |
| JPH01125985A (ja) | 半導体装置 | |
| JPS60263476A (ja) | 半導体装置の製法 |