JPS6027056B2 - チエイニング・チエック方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、チャネル装置におけるチェィニング・チェッ
クを簡単な回路によって行い得るようにししたチェィニ
ング・チェック方式に関するものである。

チャネル制御語は、コマンド・コード、バイト・カウン
ト値、データ・アドレスおよび各種フラグを有している
。

リ−ドの入出力オペレーションを行う場合、入出力装置
から送られて来るデー外まチャネル装置の中のデータ・
バッファ・メモリに一旦格納されしかる後に主メモ川こ
書込まれる。データ・チェィニングが指定されていると
きには、チャネル制御語で指定されたバイト・カウント
値のデータが主メモリに書込まれた後、次のチャネル制
御語が主メモリからチャネル装置に取込まれ、次のチャ
ネル制御語によるリードの入出力オペレーションが開始
される。この次のチャネル制御語のチェイン・データ・
フラグがオフであるとすると、この次のチャネル制御語
で指定されたバイト・カウント値のデータが主メモ川こ
ストアされるとき、入出力装置に対してコマンド・アウ
ト信号が送出される。ところで、例えばブロック・マル
チプレクサ・チャネルの場合には入出力装置はチャネル
制御語のバイト・カウント値などを意識せず、指定され
た先頭アドレスからデータを読出して連続的にチャネル
装置にデータを転送して来る。

したがって、入出力装置はチャネル制御語で指定された
バイト・カウント値以上のデータをチャネル装置へ転送
している場合も存在する。このような場合、チャネル装
置の送出したコマンド・アウトによつて入出力装置が停
止したとしても、入出力装置は本来停止すべき位置より
も行き過ぎた位置で停止していることがあり得る。この
ような場合、何らの手段も講じないと、中央処理装置側
は入出力装置が正しい位置に停止していると思い込み、
次の入出力オペレーションを実行すると、矛盾した結果
が生じてしまう。このような事態の発生を防止するため
、入出力装置がチャネル制御語で指定されたバイト・カ
ウント値以上のデータをチャネル装置に転送したか否か
を調べ、チャネル制御語で指定されたバイト・カウント
値以上のデータが転送されて釆ているときには、この旨
を中央処理装置側に通知する。上記の入出力装置がチャ
ネル制御語で指定されるバイト・カウント値以上のデー
夕をチャネル装置に転送したか否かをチェックすること
をチェィニング・チェックと言う。上記したように、入
出力装置から送られて来たデータは、チャネル装置のデ
ータ・バッファ・メモリに書込まれ、しかる後にデータ
・バッファ・メモリからデータが読出されて主メモリに
移される。

従来のチェィニング・チェック方法は次のチャネル制御
語がフェッチされる度にデータ・バッファ・メモリの書
込みアドレスと議出しアドレスとの差分（第１の差分）
を求め、この第１の差分と次のチャネル制御語のバイト
・カウント値の差分（第２の差分）を求めている。そし
て、第１の差分が第２の差分より大きいとき、チャネル
状態藷のチェィニング・チェック・フラグを論理「１」
とし、入出力装置から送られて釆たデータ量がチャネル
制御語で指定されたバイト・カウント値より大きいこと
を中央処理装置側に通知している。上記の従来のチェィ
ニング・チェック方式は差分を求めているので加算器を
必要とし、回路構成が複雑になるという欠点を有してい
る。本発明は、上記の欠点を除去するものであって、簡
単な回路構成によってチェィニング・チェックを行い得
るようにした新規なチヱィニング・チェック方式を提供
することを目的としている。そしてそのため、本発明の
チェィニング・チェック方式は、入出力装置から送られ
て釆たデータをデータ・バッファにいったん格納し、し
かる後に主メモリに転送するようになったチャネル装置
において、上記データ・バッファ上において最終データ
が格納されるアドレスを指示する終端レジス夕と、上記
データ・バッファ・メモリ上において主メモリーこ転送
したデータの位置を示す読出アドレス・レジスタと、上
記データ・バッファ上において上記入出力装置から送ら
れて来たデータを格納した位置を書込アドレス・レジス
タと、上記終機レジスタと読出アドレス・レジスタとを
比較する第１の比較回路と、上記読出アドレス・レジス
タと書込アドレス・レジスタとを比較する第２の比較回
路と、上記第１の比較回路が一致を示していること、第
２の比較回路が不一致を示していること、チヱイン・デ
川夕が指示されていないこと、リード・オペレーション
であること及び上記終端レジスタにデータがセットされ
ていることを条件としてチェイニング・チェック信号を
出力する判断手段とを備えることを特徴とするものであ
る。以下、本発明を図面を参照しつつ説明する。第１図
は本発明のチェィニング・チェック方式の原理を説明す
る図、第２図は本発明の１実施例のブロック図である。
第１図において、ＣＣＷ，とＣＣＷ２はチャネル制御語
、ＤＢＬＳはデータ・バッファ・メモリ、ＥＮＤは終端
レジスタ、１０Ａは入出力装置から送られて来るデータ
を書込むためのアドレスを示す書込アドレス・レジスタ
、ＭＳＡは主メモリへ格納すべきデータをデータ・バッ
ファ・メモリから謙出すための謙出アドレス・レジスタ
をそれぞれ示している。

第１図イでは第１のチャネル制御語ＣＣＷ，のＣＤフラ
グがオン・バイト・カウント値がｎであり、第２のチャ
ネル制御語のＣＤフラグがオフであり、バイト・カウン
ト値はｍである。

なお、ＣＣＷ，およびＣＣＷ２のコマンド・コードはリ
ードを示しているものとする。第１図口は第１図イのよ
うなチャネル制御語の系列を実行する場合における本発
明の動作を説明するものである。

ＡはＣＣＷ，のデータが格納される領域、ＢはＣＣＷ２
のデータが格納される領域、Ｃは余分なデータが格納さ
れる領域を示している。先ず、終端レジスタＥＮＤには
バイト・カウント値ｎがセットされる。入出力装置から
デ−夕が送られて来ると、データはデータ・バッファ・
メモリＤＢＬＳの第０番地から順番に書込まれて行く。
チャネル装遺と入出力装置内におけるデータ転送の空き
時間を利用して、データ・バッファ・メモリＤＢＬＳの
第０番地からデータが順番に謙出され、主メモリ格納さ
れる。終機レジスタＥＮＤの内容を謙出アドレス・レジ
スタＭＳＡの内容とが一致即ち図示の条件１が成立する
と、図示しないデータ・バッファ・レジスタに残ってい
るデー夕を王〆モリに書込むと共に次のチャネル制御法
をフェツチする。そして、次のＣＣＷ２のバイト・カウ
ント値と終端レジスタＥＮＤの内容とを加算し、加算結
果を再び終端レジスタＥＮＤにセットする。これ以後は
さきの場合と同様に入出力装置から送られて来たデータ
がいったんデータ・バッファ・メモリＤＢＬＳに格納さ
れ、しかる後に主メモ川こ移される。終端レジスタＥＮ
Ｄと読出アドレス・レジスタＭＳＡの内容が一致したと
き、即ち図示の条件２が成立したときは、所望のデータ
が主メモ川こ書込まれていることになる。ＣＤフラグが
オフのときには、読出アドレス・レジスタＭＳＡと書込
アドレス・レジスタ１０Ａとが一致しているか否かがチ
ェックされ、両者が不一致の場合、即ち書込アドレス・
レジスタが領域Ｃを示している場合には、チェイニング
・チェックとする。なお、チエイニング・チェックする
とは、入一世力装置から余分にデータがチャネル装置に
送られて来ることを意味している。第２図は本発明によ
るチャネル装置のハードウェア構成を示すものであり、
ＢＵＳｉはバスイン・レジスタ、ＤＢＲはデータ・バツ
フア・レジスタ、ＢＦはバツフア・レジスタ、ＣＯＭ円
，とＣＯＭＰ２は比較回路、Ｎ‘まＮＯＴ回路、ＡはＡ
ＮＤ回路、Ｓは十１回路、リードＯＰはリード・オペレ
ーションであることを示す信号、ＣＥＮＤは終端レジス
タＥＮＤにデータがセットされたことを示す信号をそれ
ぞれ示している。

なお、第１図と同一符号は同一物をそれぞれ示している
。第２図イはデータ系の回路を示すものであり、データ
・バッファ・メモリＤＢＬＳは１語１バイトの１２覇梧
構成のものである。

データ・バッファ・レジスタＤＢＲは１バイト幅のもの
である。主メモリとデータ・バッファ・レジスタＤＢＲ
との間のデータ・バスのバス幅は２バイト構成であり、
また、バスィン・レジスタと入出力装置との間のデータ
・バスのバス幅は１バイト構成である。第２図イにおい
て、入出力装置から送られて釆たデータはバスイン・レ
ジスタＢＵＳｉにセットされ、しかる後にデータ・バッ
ファ・メモリＤＢＬＳに格納されたデー外ま、データ転
送の空き時間を利用してデータ・バッファ・レジスタＤ
ＢＲにセットされ、２バイトのデータがデータ・バッフ
ァ・レジスタＤＢＲの群の中にセットされると、主メモ
リに書込まれる。第２図口において、書込アドレス・レ
ジスタ１０Ａは、１バイトのデータがデータ・バツフア
・メモリＤＢＬＳに書込まれる度に十１回路Ｓによって
十１されらる。

同様に、謙出アドレス・レジスタＭＳＡは、１バイトの
データがデータ・バッファ・メモリＤＢＬＳから謙出さ
れる度に十１される。終機レジスタＥＮＤにはチェィン
・データ指示により次のチャネル制御語がフェッチされ
たときには、終様レジスタの内容とフェッチミれた次の
チャネル制御語で指定されたバイト・カウント値を加算
したものがセットされる。なお、刀屯算処理は中央処理
装置側が主メモリーこ存在する終端レジス夕のコピーを
利用して行い、その結果をチャネル装置側に転送して来
るものである。ＭＳＡ比較タイミング信号は比較回路Ｃ
ＯＭＰ，を動作可能状態とするものであり、この信号は
残りバイト・カウント値が１２＆ゞイト以下となったこ
とを条件としてオンとなるものである。１０Ａ比較タイ
ミング信号は比較回路ＰＯＭＰ２を動作可能とするもの
であり、ＭＳＡ比較タイミングと同様に、残りバイト・
カウント値が１２８ゞィト以下となったことを条件とし
てオンとなるものである。

比較回路ＣＯＭＰ，およびＣＯＭｍ２のそれぞれは、複
数の排他的論理和回路から構成されている。次に第２図
口の動作を第１図のチャネル・プログラムを実行すると
きを例として説明する。

先ず、チャネル制御語にＣＷ，のバイト・カウント値ｎ
を終端レジスタＥＮＤにセットしてリード入出力オペレ
ーションを開始する。終端レジスタＥＮＤと謙出アドレ
ス・レジスタＭＳＡとが一致すると、データ転送および
チェィン・データを指示する要求を中央処理装置側に送
出する。なお、この実施例では中央処理装置はチャネル
の機能をも行う場合を想定している。これにより、次の
チャネル制御語ＣＣＷ２がフェッチされ、終端レジス夕
ＥＮＤの内容とこの次のチャネル制御語で指定されるバ
イト・カウント値とを加算したものが終端レジスタにセ
ットされる。入出力オペレーションは中断することなく
実行され、チャネル制御語ＣＣＷ２で指定された量のデ
ータが主メモ川こ格納されると、比較回路ＣＯＭＰ，は
一致を出力する。この時点で、比較回路ＣＯＭＰ２が不
一致を示していると「１」のチェイニング・チェック信
号が生成される。以上の説明から明らかなように、本発
明によれば、終端レジスタと読出アドレス・レジスタと
を比較し、両者が一致時点において謙出アドレス・レジ
スタと書込アドレス・レジスタとが一致しているか否か
を調べることによりチェイニング・チェックを行ってい
るので、従来方式のように加算器を用いる必要がなく、
構造の簡単な比較回路を用いてチェイニング・チェック
を行うことが出来る。

【図面の簡単な説明】

第１図は本発明のチェイニング・チェック方式の原理を
説明する図、第２図は本発明の１実施例のブロック図で
ある。 ＣＣＷ，とＣＣＷ２１・・チャネル制御語、ＤＢＬＳ・
・・データ・バッファ・メモリ、ＥＮＤ・・・終端レジ
スタ、１０Ａ・・・入出力装置から送られて釆るデータ
を書き込むためのアドレスを示す書込アドレス・レジス
タＭＳＡ・・・主メモリへ格納すべきデータをデータ・
バッファ・メモリから謙出すための謙出アドレス・レジ
スタ、ＢＵＳｊ…バスイン・レジスタ、ＤＢＲ…データ
・／ゞツフア・レジスタ、ＢＦ…バッファ・レジスタ、
ＣＯＭＰ，とＣＯＭＰ２・．．比較回路、Ｎ・・・ＮＯ
Ｔ回路、Ａ・・・ＡＮＤ回路、Ｓ・・・十１回路、リ−
ドＯＰ…リード・オペレーションであることを示す信号
、ＣＥＮＤ・・・終端レジスタＥＮＤにデータがセット
されたことを示す信号。 外ー図 汁２図

Claims (1)

【特許請求の範囲】
1. １ 入出力装置から送られて来たデータをデータ・バツ
   フアにいつたん格納し、しかる後に主メモリに転送する
   ようになつたチヤネル装置において、上記データ・バツ
   フア上において最終データが格納されるアドレスを指示
   する終端レジスタと、上記データ・バツフア・メモリ上
   において主メモリに転送したデータの位置を示す読出ア
   ドレス・レジスタと、上記データ・バツフア上において
   上記入出力装置から送られて来たデータを格納した位置
   を示す書込アドレス・レジスタと、上記終端レジスタと
   読出アドレス・レジスタとを比較する第１の比較回路と
   、上記読出アドレス・レジスタと書込アドレス・レジス
   タとを比較する第２の比較回路と、上記第１の比較回路
   が一致を示していること、チエイン・データが指示され
   ていないこと、リード・オペレーシヨンであること及び
   上記終端レジスタにデータがセツトされていることを条
   件としてチエイニング・チエツク信号を出力する判断手
   段そを備えることを特徴とするチエイニング・チエツク
   方式。