JPS6027169A - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS6027169A JPS6027169A JP58135491A JP13549183A JPS6027169A JP S6027169 A JPS6027169 A JP S6027169A JP 58135491 A JP58135491 A JP 58135491A JP 13549183 A JP13549183 A JP 13549183A JP S6027169 A JPS6027169 A JP S6027169A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- electrode
- region
- layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ザイリスタに関し、特にシリコンウェハ面積
に対する有効カソード面積の割合をさほど損うことなく
可制御ｌｌ陽＃ｌ電流性能を向上さ′ｔ！得る４Ｆ＃造
のゲート・ターン・オフ・ザイリスタ（以下、ＧＴＯと
略記する。）に係る。
に対する有効カソード面積の割合をさほど損うことなく
可制御ｌｌ陽＃ｌ電流性能を向上さ′ｔ！得る４Ｆ＃造
のゲート・ターン・オフ・ザイリスタ（以下、ＧＴＯと
略記する。）に係る。
［発明の技術的背景とその問題点］
第１図および第２図に従来のＧＴＯの構造の一例を示す
。
。
第１図は、島状に形成されたカソードエミッタ群の一単
位を示す平面図、第２図は、第１図の１１−■１断面図
である。
位を示す平面図、第２図は、第１図の１１−■１断面図
である。
第２図において、ＧＴＯＩは、−導電型を有する第１導
電層２と、この・第１導電層に隣接して形成した前記第
１導電層と反対導電型の第２導電層３と、この第２導電
層３に隣接して形成した前記第１１１Ｎ層と同じ導電型
の第３導電層４と、この第３導電層４内に選択的に形成
した前記第２導電層３と同じ導電型の第４尋Ｎ屑５と、
前記第１導電層２、第３導電層４および第４導電層５に
それぞれ第１電極６、第２電極７およびグー１〜電極８
が設けられている。
電層２と、この・第１導電層に隣接して形成した前記第
１導電層と反対導電型の第２導電層３と、この第２導電
層３に隣接して形成した前記第１１１Ｎ層と同じ導電型
の第３導電層４と、この第３導電層４内に選択的に形成
した前記第２導電層３と同じ導電型の第４尋Ｎ屑５と、
前記第１導電層２、第３導電層４および第４導電層５に
それぞれ第１電極６、第２電極７およびグー１〜電極８
が設けられている。
上記構成のＧＴＯｌにおいて、可制御陽極電流（Ｉｔｏ
ｌは、第４導電層５、すなわち、第１図に示すカソード
エミッタの幅＜Ｗｎｅ）を狭く、島状のカソードエミッ
タの本数（Ｎｎｅ）を増加させるほど向上°りるが、カ
ソードエミッタの長さくＬｎｅ）には、はとんど関係し
ないことが知られている。
ｌは、第４導電層５、すなわち、第１図に示すカソード
エミッタの幅＜Ｗｎｅ）を狭く、島状のカソードエミッ
タの本数（Ｎｎｅ）を増加させるほど向上°りるが、カ
ソードエミッタの長さくＬｎｅ）には、はとんど関係し
ないことが知られている。
どころで、ＩｔＧｑを向上させるためにＷｎｅを狭く、
Ｎｎｅを増加させるとシリコンウェハの面積に対重る有
効カソードエミッタ面積の割合が小さくなってしまう欠
点がある。
Ｎｎｅを増加させるとシリコンウェハの面積に対重る有
効カソードエミッタ面積の割合が小さくなってしまう欠
点がある。
なお、シリコンウェハあるいはチップ内で全く均一に動
作するいわゆる理想的なＧ Ｔ Ｏであれば、ｌｎｅを
長くすることによりＩｔＣＩｑが向上覆るはずであるが
、実際のＧＴＯでは、以下のような伸出によってさほど
改善されない。
作するいわゆる理想的なＧ Ｔ Ｏであれば、ｌｎｅを
長くすることによりＩｔＣＩｑが向上覆るはずであるが
、実際のＧＴＯでは、以下のような伸出によってさほど
改善されない。
すなわち、実際のＧＴＯでは、カソードエミッタの長手
方向に沿って不純物拡散濃度やライフタイムキラーとし
て拡散する金濃度等のばらつきによって電流増幅率（α
ｐｎｐおよびαｎｐｎ）の高い部分と低い部分が存在づ
−る。したがって、アノード電流は、定常オン状態にお
いても電流増幅率の高い部分はど密度が高くなる。
方向に沿って不純物拡散濃度やライフタイムキラーとし
て拡散する金濃度等のばらつきによって電流増幅率（α
ｐｎｐおよびαｎｐｎ）の高い部分と低い部分が存在づ
−る。したがって、アノード電流は、定常オン状態にお
いても電流増幅率の高い部分はど密度が高くなる。
第３図に示すゲート・ターン・オフの過程でオン領域は
、ゲート電極に対向するカソードエミッタの周辺部分か
らターンオフし、中心部分へと収縮して行くと同時に前
記のカソードエミッタの長手方向のばらつきによって電
流増幅率の低い領域から高い領域へと収縮する現象が発
生する。このｊｏ からｔｌの期間（ｔｙ）、アノード
電流１ｔは、はぼ一定値を維持している。
、ゲート電極に対向するカソードエミッタの周辺部分か
らターンオフし、中心部分へと収縮して行くと同時に前
記のカソードエミッタの長手方向のばらつきによって電
流増幅率の低い領域から高い領域へと収縮する現象が発
生する。このｊｏ からｔｌの期間（ｔｙ）、アノード
電流１ｔは、はぼ一定値を維持している。
したがって、カソードエミッタ領域中の収縮したオン領
域での電流密度が極めて高くなり、この１６期間におい
ては、前記１−ｎｅを長くした効果が少なくＩｔｇＱが
あまり改善されないこととなる。
域での電流密度が極めて高くなり、この１６期間におい
ては、前記１−ｎｅを長くした効果が少なくＩｔｇＱが
あまり改善されないこととなる。
なお、図中Ｉｇは、ゲート電流、ｔｌ ないしｔ２の期
間Ｔｆは下降期間を示す。
間Ｔｆは下降期間を示す。
［発明の目的］
本発明は、上記の事情に基づきなされたもので、シリコ
ンウェハ面積に対する有効カソード面積の割合をさほど
損うことなく可制御陽極電流性能を向上させ得るサイリ
スクを提供することを目的とする。
ンウェハ面積に対する有効カソード面積の割合をさほど
損うことなく可制御陽極電流性能を向上させ得るサイリ
スクを提供することを目的とする。
し発明の概要］
本発明は、−導電型を有づる第１導電層と、この第１導
電層に隣接して形成した前記第１導電層ど反対導電型の
第２導電層と、この第２導Ｎ層に隣接して形成した前記
第１導電層と同じ導電型の第３智電層と、この第３導電
層内に選択的に形成し、かつその中央部に小島状に前記
第３導電層を残した前記第２導電層と同じ導電型の第４
導電層と、前記第１導電層、第３導電層および第４導電
層にそれぞれ第１電極、第２電極およびゲート電極とを
設けたことを特徴とするサイリスタであって、小島状に
残された゛第４導電層の存在によって、この領域にＪ：
つで隔てられた反対側のカソードエミッタ領域への転流
を起りにくクシ、最終的にＩｔｇＱを向上さけたもので
ある。
電層に隣接して形成した前記第１導電層ど反対導電型の
第２導電層と、この第２導Ｎ層に隣接して形成した前記
第１導電層と同じ導電型の第３智電層と、この第３導電
層内に選択的に形成し、かつその中央部に小島状に前記
第３導電層を残した前記第２導電層と同じ導電型の第４
導電層と、前記第１導電層、第３導電層および第４導電
層にそれぞれ第１電極、第２電極およびゲート電極とを
設けたことを特徴とするサイリスタであって、小島状に
残された゛第４導電層の存在によって、この領域にＪ：
つで隔てられた反対側のカソードエミッタ領域への転流
を起りにくクシ、最終的にＩｔｇＱを向上さけたもので
ある。
「発明の実施例」
第４図ないし第６図は、複数の島状カソードエミッタに
より構成されるカソードエミッタ群の一単位を示す。
より構成されるカソードエミッタ群の一単位を示す。
第４図は、カソード領ｂＸＮｅとゲート領域Ｐｂのパタ
ーンを示し、Ｎｅ領域の中央部分にＰｂ領域を残す構造
とする。
ーンを示し、Ｎｅ領域の中央部分にＰｂ領域を残す構造
とする。
第４図の１２ １２線に沿う断面図を第５図に示す。
すなわち、このサイリスタ１１は、−導電型（例えば、
Ｐ型）を有する第１導電層１２と、この第１導電層１２
に隣接して形成した前記第１導電層１２と反対導電型（
例えば、Ｎ型）の第２導電層１３と、この第２ｓ電層１
３に隣接して形成した前記第１導電層１２と同じ導電型
の第３導電層１４と、この第４導電層１４内に選択的に
形成し、かつその中央部に小島状に残した前記第２導電
層１３と同じ導電型の第４導電層１５と、前記第１導電
層１２、第３導電層１４および第４導電層１５にそれぞ
れ設けた第１電極１６、第２電極１７およびゲート電極
１８と、小島状に残した前記第３導電層１４の上表面に
前記第２電極１７と絶縁するために設けた酸化シリコン
膜等からなる絶縁Ｍ１９とを有している。
Ｐ型）を有する第１導電層１２と、この第１導電層１２
に隣接して形成した前記第１導電層１２と反対導電型（
例えば、Ｎ型）の第２導電層１３と、この第２ｓ電層１
３に隣接して形成した前記第１導電層１２と同じ導電型
の第３導電層１４と、この第４導電層１４内に選択的に
形成し、かつその中央部に小島状に残した前記第２導電
層１３と同じ導電型の第４導電層１５と、前記第１導電
層１２、第３導電層１４および第４導電層１５にそれぞ
れ設けた第１電極１６、第２電極１７およびゲート電極
１８と、小島状に残した前記第３導電層１４の上表面に
前記第２電極１７と絶縁するために設けた酸化シリコン
膜等からなる絶縁Ｍ１９とを有している。
なお、中央部の小島状の第３導電層１４に対応りる第２
電極１７の部分にその大きさに応じた小孔を設りる等し
て絶縁層１９の形成を省略することかできる。 “ ところで、上記島状のＧＴＯの一単位におけるＩｔＣ］
Ｑは次式により決定される。
電極１７の部分にその大きさに応じた小孔を設りる等し
て絶縁層１９の形成を省略することかできる。 “ ところで、上記島状のＧＴＯの一単位におけるＩｔＣ］
Ｑは次式により決定される。
１１：ｇｑ＝に＋ Ｉ Ｖ （ｂｒ）ｋＧ／Ｒｂ・＝
（１）Ｒｂ＝に２ ・Ｄｐ・ｌ ｎｅ−（２）なお、」
上記（１）、（２）式において、Ｋｌ、Ｋ２；定数 Ｒｂ ： Ｐベースの横方向抵抗 Ｖ （ｂｒ）ｋｇ ；カソード・ゲート間降伏電圧、０
１）；Ｐベース層の平均比抵抗 １−ｎｅ ；カソードエミッタ群一単位の長手方向の長
さ 上記の式からオン領域が収縮して行くにしたがい、実効
１−ｎｅが短縮され、実効Ｒｂが高くなつ−ｃＩｔｑｑ
が制限されることが明らかになる。
（１）Ｒｂ＝に２ ・Ｄｐ・ｌ ｎｅ−（２）なお、」
上記（１）、（２）式において、Ｋｌ、Ｋ２；定数 Ｒｂ ： Ｐベースの横方向抵抗 Ｖ （ｂｒ）ｋｇ ；カソード・ゲート間降伏電圧、０
１）；Ｐベース層の平均比抵抗 １−ｎｅ ；カソードエミッタ群一単位の長手方向の長
さ 上記の式からオン領域が収縮して行くにしたがい、実効
１−ｎｅが短縮され、実効Ｒｂが高くなつ−ｃＩｔｑｑ
が制限されることが明らかになる。
本発明の上記の構造によれば、定常オン状態において、
アノード電流は、前記従来のＧＴＯと同様にカソードエ
ミッタ群の全面に口って流れている。ただし、この時に
も電流密度は、電流増幅率（αｐ １１ ｐおよびαｎ
ｐ ｎ ）のばらつき等によって不均一である。
アノード電流は、前記従来のＧＴＯと同様にカソードエ
ミッタ群の全面に口って流れている。ただし、この時に
も電流密度は、電流増幅率（αｐ １１ ｐおよびαｎ
ｐ ｎ ）のばらつき等によって不均一である。
この状態でグー１〜を逆バーｒアスし、Ｇｌ’Ｏ’ａタ
ーンＡフさｌ！ 、にうどすると、オン領域は、グー１
〜電極に対向し１ｃカソード領域の周辺部からターンオ
フし、その中央部分へと収縮し、これと同時に電流増幅
率の低い部分から高い部分へと収縮しようどするが、こ
の時のメン領域の幅がＮｅ島（第４導電層１４）の中央
に残された１）ｂ領域Ｗ ｐ ｂよりも狭１ノれば、こ
のｐｂ領領域よつで隔てられた反対側のＮｅ領域へのア
ノード電流の転流が起りにくくなる。したがって、最終
的に残るオン領域での電流密度が緩和され、等価的にカ
ソード−Ｆミッタ群をそれぞれに二分割し、カソードエ
ミッタの本数を倍増さ１！／：と同様の構造どなり、Ｉ
ｔｇｑを向−トさせることができる。
ーンＡフさｌ！ 、にうどすると、オン領域は、グー１
〜電極に対向し１ｃカソード領域の周辺部からターンオ
フし、その中央部分へと収縮し、これと同時に電流増幅
率の低い部分から高い部分へと収縮しようどするが、こ
の時のメン領域の幅がＮｅ島（第４導電層１４）の中央
に残された１）ｂ領域Ｗ ｐ ｂよりも狭１ノれば、こ
のｐｂ領領域よつで隔てられた反対側のＮｅ領域へのア
ノード電流の転流が起りにくくなる。したがって、最終
的に残るオン領域での電流密度が緩和され、等価的にカ
ソード−Ｆミッタ群をそれぞれに二分割し、カソードエ
ミッタの本数を倍増さ１！／：と同様の構造どなり、Ｉ
ｔｇｑを向−トさせることができる。
なお、Ｎｅ領域中に残すｐｂ領領域、一本のＮｅ島当り
複数個あっても良い。
複数個あっても良い。
上記の構造によれば、従来の完全に分離したＮｅ島の本
数を増加さＵて］ ’１． Ｑ ｑを向上させる場合に
比し、シリコンウェハの有効面積率が高く、それによっ
て定常オン電圧が低く、かつサージ電流耐圧の大きいＧ
ＴＯを得ることができる。［発明の効果］ 本発明は、上記のｊ；うに第４導電層の中央部に小島状
の第３導電層を残す構造としたので、オン領域での電流
密度が緩和され、Ｉｔｇｑが向上すると共に第４導電層
、すなわち、カソードエミッタ群を個々に分離してその
本数を増加さけるような方法ではないのでシリコンウェ
ハの有効面積率が向上する。
数を増加さＵて］ ’１． Ｑ ｑを向上させる場合に
比し、シリコンウェハの有効面積率が高く、それによっ
て定常オン電圧が低く、かつサージ電流耐圧の大きいＧ
ＴＯを得ることができる。［発明の効果］ 本発明は、上記のｊ；うに第４導電層の中央部に小島状
の第３導電層を残す構造としたので、オン領域での電流
密度が緩和され、Ｉｔｇｑが向上すると共に第４導電層
、すなわち、カソードエミッタ群を個々に分離してその
本数を増加さけるような方法ではないのでシリコンウェ
ハの有効面積率が向上する。
第１図おＪ：び第２図は、従来のＧ Ｔ Ｏの構造を示
し、第１図は、その一単位を示す平面図、第２図は、第
１図１＋ Ｉｔ線に沿う断面図、第３図は、上記Ｇ工Ｏ
のターンオフ過程を示す図、第４図および第５図は、本
発明に係るＧ Ｔ Ｏの構造を示づ平面図、第５図は、
その［２［２線に沿う断面図である。 １１・・・ＧＴＯ １２・・・第１導電層 １３・・・第２導電層 １４・・・第３導電層 １５・・・第４導電層 １６・・・第１電極 １７・・・第２電極 １８・・・ゲート電極 １９・・・絶縁層 特許出願人 日本インターナショナル整流器株式会社牟 ３ 図 第 ４ 図
し、第１図は、その一単位を示す平面図、第２図は、第
１図１＋ Ｉｔ線に沿う断面図、第３図は、上記Ｇ工Ｏ
のターンオフ過程を示す図、第４図および第５図は、本
発明に係るＧ Ｔ Ｏの構造を示づ平面図、第５図は、
その［２［２線に沿う断面図である。 １１・・・ＧＴＯ １２・・・第１導電層 １３・・・第２導電層 １４・・・第３導電層 １５・・・第４導電層 １６・・・第１電極 １７・・・第２電極 １８・・・ゲート電極 １９・・・絶縁層 特許出願人 日本インターナショナル整流器株式会社牟 ３ 図 第 ４ 図
Claims (1)
- 一導雷型を有する第１０重層と、この第１導電層に隣接
して形成した前記第１導電層と反対導電型の第２尋電層
と、この第２導電層に隣接して形成した前記第１￥４電
層と同じ導電型の第３導電層と、この第３導電層内に選
択的に形成し、かつその中央部に小島状に前記第３導電
層を残した前記 ′第２導電層と同じ導電型の第４導電
層と、前記第′１尋電層、第３導電層および第４導電層
にそれぞれ第１電極、第２電極およびゲート電極とを設
けたことを特徴とするザイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135491A JPS6027169A (ja) | 1983-07-25 | 1983-07-25 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135491A JPS6027169A (ja) | 1983-07-25 | 1983-07-25 | サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027169A true JPS6027169A (ja) | 1985-02-12 |
Family
ID=15152972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135491A Pending JPS6027169A (ja) | 1983-07-25 | 1983-07-25 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027169A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477586A (en) * | 1977-10-25 | 1979-06-21 | Gen Electric | Semiconductor |
| JPS57181162A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Gate turn off thyristor |
-
1983
- 1983-07-25 JP JP58135491A patent/JPS6027169A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477586A (en) * | 1977-10-25 | 1979-06-21 | Gen Electric | Semiconductor |
| JPS57181162A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Gate turn off thyristor |
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