JPH0691246B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691246B2 JPH0691246B2 JP60193646A JP19364685A JPH0691246B2 JP H0691246 B2 JPH0691246 B2 JP H0691246B2 JP 60193646 A JP60193646 A JP 60193646A JP 19364685 A JP19364685 A JP 19364685A JP H0691246 B2 JPH0691246 B2 JP H0691246B2
- Authority
- JP
- Japan
- Prior art keywords
- strip
- outermost layer
- shaped
- region
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】 （発明の利用分野） 本発明はゲートターンオフサイリスタやトランジスタな
どの半導体スイッチング装置に係り、特にその最大遮断
電流を大きくするに好適な半導体装置に関する。
どの半導体スイッチング装置に係り、特にその最大遮断
電流を大きくするに好適な半導体装置に関する。
（発明の背景） 大容量のゲートターンオフサイリスタ（以下、GTOと略
称）やトランジスタは、ｎエミッタ層を１個以上のほぼ
一定幅の細長い短冊状から成るものとし、これに隣接す
るベース層と共に半導体基体の一方の主表面に露出せし
め、各短冊状領域には一方の主電極が低抵抗接触され、
また前記ベース層には各短冊状領域を実質的に取り囲む
ように制御電極が低抵抗接触され、さらに、半導体基体
の他方の主表面には他方の主電極が低抵抗接触され、各
電極が夫々一対の主端子と制御端子に接続された構成と
なっている。
称）やトランジスタは、ｎエミッタ層を１個以上のほぼ
一定幅の細長い短冊状から成るものとし、これに隣接す
るベース層と共に半導体基体の一方の主表面に露出せし
め、各短冊状領域には一方の主電極が低抵抗接触され、
また前記ベース層には各短冊状領域を実質的に取り囲む
ように制御電極が低抵抗接触され、さらに、半導体基体
の他方の主表面には他方の主電極が低抵抗接触され、各
電極が夫々一対の主端子と制御端子に接続された構成と
なっている。
以下GTOを例に採って、そのターンオフ動作を説明す
る。
る。
上記構造を有するGTOのターンオフ動作は、良く知られ
ているように、半導体基体の中に蓄積された電子、正孔
などの過剰キャリアを負のゲート電流によって素早く外
部に排除することで起る。
ているように、半導体基体の中に蓄積された電子、正孔
などの過剰キャリアを負のゲート電流によって素早く外
部に排除することで起る。
そして、電流の導通領域からゲート電流をできるだけ引
き出し易くして、ターンオフを速くするために、上記の
ように周囲をゲート電極で取り囲んだ、細長い短冊状の
カソードエミッタ層（以下、単位GTOと略称する）構造
を採用し、これを電流容量に応じて半導体基体内に多数
並置している。
き出し易くして、ターンオフを速くするために、上記の
ように周囲をゲート電極で取り囲んだ、細長い短冊状の
カソードエミッタ層（以下、単位GTOと略称する）構造
を採用し、これを電流容量に応じて半導体基体内に多数
並置している。
大容量化に適した単位GTOの配置として、半導体基体内
に、同心円状かつ多重リング状に、単位GTOを配置した
構造が従来から考案されている（特願昭54−84964号及
び特開昭56−131955号など参照）。
に、同心円状かつ多重リング状に、単位GTOを配置した
構造が従来から考案されている（特願昭54−84964号及
び特開昭56−131955号など参照）。
しかし、前記のような従来構造にも限界があり、半導体
基体の寸法が大きくなるにしたがって、単位GTOの数を
増しても所望の最大遮断電流を得ることができないとい
う問題が生じている。
基体の寸法が大きくなるにしたがって、単位GTOの数を
増しても所望の最大遮断電流を得ることができないとい
う問題が生じている。
本発明者等が、その最大遮断電流が単位GTOの数に比例
して増大しない原因を究明した結果、半導体基体が大口
径になるにしたがい、半導体基体の面内での単位GTOの
ターンオフ動作の不均一が大きくなり、ターンオフ動作
の一番遅れている単位GTOに、先にターンオフ動作した
単位GTOから電流が移ってきて、電流集中を生じるため
であることが分った。
して増大しない原因を究明した結果、半導体基体が大口
径になるにしたがい、半導体基体の面内での単位GTOの
ターンオフ動作の不均一が大きくなり、ターンオフ動作
の一番遅れている単位GTOに、先にターンオフ動作した
単位GTOから電流が移ってきて、電流集中を生じるため
であることが分った。
また、半導体基体内の単位GTO間のターンオフ動作の不
均一が大きくなる原因には２つあることが分った。
均一が大きくなる原因には２つあることが分った。
１つは、単位GTOそのものの特性のばらつきが大きくな
っていることである。製作プロセスにおいて、半導体基
体の外周部は、熱歪等によって、その中心部よりキャリ
アのライフタイムが短かくなる傾向にあり、半導体基体
を大口径化することにより、外周部と中心部との距離が
大となって、その分特性のばらつきも大きくなるもので
ある。
っていることである。製作プロセスにおいて、半導体基
体の外周部は、熱歪等によって、その中心部よりキャリ
アのライフタイムが短かくなる傾向にあり、半導体基体
を大口径化することにより、外周部と中心部との距離が
大となって、その分特性のばらつきも大きくなるもので
ある。
もう一つの原因は、制御電極接続部（外部リード端子）
からみた各単位GTOの制御電極のインピーダンス差によ
ってそれぞれの単位GTOに分配されるゲート電流に不均
一が生じていることである。
からみた各単位GTOの制御電極のインピーダンス差によ
ってそれぞれの単位GTOに分配されるゲート電流に不均
一が生じていることである。
前述したように、大容量GTOでは、一方の主表面に主電
極と制御電極が露出され、それぞれが圧接によって外部
への取り出し端子に低抵抗接触されている。
極と制御電極が露出され、それぞれが圧接によって外部
への取り出し端子に低抵抗接触されている。
この場合、両者を全面圧接しようとすると、圧接電極を
微細化する必要があり、その位置合せも難かしくなるの
で、主電極のみを全面圧接し、制御電極は部分圧接で外
部リード端子に接続されるのが普通である。
微細化する必要があり、その位置合せも難かしくなるの
で、主電極のみを全面圧接し、制御電極は部分圧接で外
部リード端子に接続されるのが普通である。
このため、部分圧接された近傍の単位GTOに対して、部
分圧接部から遠く離れた単位GTOのゲート電流は、半導
体基体に設けられた制御電極を通って流れる距離が長く
なり、その間のインピーダンスの差によって、それぞれ
の単位GTOに流れるゲート電流に不均一が生じるもので
ある。
分圧接部から遠く離れた単位GTOのゲート電流は、半導
体基体に設けられた制御電極を通って流れる距離が長く
なり、その間のインピーダンスの差によって、それぞれ
の単位GTOに流れるゲート電流に不均一が生じるもので
ある。
以上のような要因によって、従来構造においては半導体
基体を大口径化しても、それに比例した所望の遮断電流
を得られないという問題があった。
基体を大口径化しても、それに比例した所望の遮断電流
を得られないという問題があった。
（発明の目的） 本発明の目的は、自己遮断機能を有する半導体装置に係
り、特にオン電圧等の他の特性に影響を及ぼすことな
く、遮断電流を大きくすることのできる半導体装置を提
供することにある。
り、特にオン電圧等の他の特性に影響を及ぼすことな
く、遮断電流を大きくすることのできる半導体装置を提
供することにある。
（発明の概要） 本発明の特徴とするところは、半導体基体の１対の主表
面間に、交互に、導電型を異にする、少なくとも３つの
半導体層が順次積層され、一方の最外層は、短冊状領域
に分割され、かつ互いに分離されて一方の主表面に露出
し、前記最外層に隣接する中間層は、前記短冊状領域を
取り囲むように、一方の主表面に露出し、短冊状の各一
方最外層及び他方の最外層には、それぞれ主電極が低抵
抗接触し、前記中間層には制御電極が低抵抗接触し、短
冊状の各一方最外層は制御電極のリード接続部に対して
多重配列されている半導体装置において、前記リード接
続部に近接して配列された、前記短冊状の一方最外層を
含む各単位GTO間の、各制御電極から外部リード端子に
至るインピーダンスの差（ばらつき）は、前記リード接
続部から離れて配列された各単位GTO間の前記インピー
ダンス差に比較して、本来的に小さいという新規な知見
に基づき、前記リード接続部から離れて配列された各単
位GTOにおけるキャリアのライフタイムを、前記リード
接続部の近傍に配列された各単位GTOにおけるキャリア
のライフタイムに比較して実質的に短くすることによ
り、前記リード接続部から遠い位置にある各単位GTO
が、近い位置にあるものよりも早期にターンオフし、こ
れによって前記リード接続部から近い位置にある各単位
GTOにターンオフ最終時の電流を集中させ、最後に残っ
た各単位GTOを実質的に同時にターンオフさせるように
構成した点にある。
面間に、交互に、導電型を異にする、少なくとも３つの
半導体層が順次積層され、一方の最外層は、短冊状領域
に分割され、かつ互いに分離されて一方の主表面に露出
し、前記最外層に隣接する中間層は、前記短冊状領域を
取り囲むように、一方の主表面に露出し、短冊状の各一
方最外層及び他方の最外層には、それぞれ主電極が低抵
抗接触し、前記中間層には制御電極が低抵抗接触し、短
冊状の各一方最外層は制御電極のリード接続部に対して
多重配列されている半導体装置において、前記リード接
続部に近接して配列された、前記短冊状の一方最外層を
含む各単位GTO間の、各制御電極から外部リード端子に
至るインピーダンスの差（ばらつき）は、前記リード接
続部から離れて配列された各単位GTO間の前記インピー
ダンス差に比較して、本来的に小さいという新規な知見
に基づき、前記リード接続部から離れて配列された各単
位GTOにおけるキャリアのライフタイムを、前記リード
接続部の近傍に配列された各単位GTOにおけるキャリア
のライフタイムに比較して実質的に短くすることによ
り、前記リード接続部から遠い位置にある各単位GTO
が、近い位置にあるものよりも早期にターンオフし、こ
れによって前記リード接続部から近い位置にある各単位
GTOにターンオフ最終時の電流を集中させ、最後に残っ
た各単位GTOを実質的に同時にターンオフさせるように
構成した点にある。
本発明者等の検討結果によれば、各単位GTOの瞬時の遮
断電流は非常に大きく、ターンオフ最終時における並列
動作を均一化すれば、全体的な遮断電流を大幅に増大で
きることが分ったからである。
断電流は非常に大きく、ターンオフ最終時における並列
動作を均一化すれば、全体的な遮断電流を大幅に増大で
きることが分ったからである。
また、本発明の他の特徴は、前記短冊状の一方最外層の
幅を狭くするほど、各単位GTO間の定常導通時の電流お
よびターンオフ最終時の分担電流を均一化できるという
事実に基づき、前記リード接続部の近傍に配列された各
単位GTOの前記一方最外層の幅を、前記リード接続部か
ら離れて配列された各単位GTOのそれよりも狭く構成
し、これによって、特にターンオフ最終時の分担電流の
一層の均一化をはかった点にある。
幅を狭くするほど、各単位GTO間の定常導通時の電流お
よびターンオフ最終時の分担電流を均一化できるという
事実に基づき、前記リード接続部の近傍に配列された各
単位GTOの前記一方最外層の幅を、前記リード接続部か
ら離れて配列された各単位GTOのそれよりも狭く構成
し、これによって、特にターンオフ最終時の分担電流の
一層の均一化をはかった点にある。
（発明の実施例） 以下、本発明をGTOに適用した場合の一実施例を添付の
図面を参照して説明する。
図面を参照して説明する。
第１〜第２図は本発明の一実施例である。第１図はGTO
のカソード側平面パターンを四半分にして示す図であ
り、ゲート接続部C1を、リング状かつ多重同心円状に配
列された単位GTO配列の中間に設けた、いわゆる中間リ
ングゲート構造の場合を示している。第２図は、第１図
のＡ−Ａ′線に沿う断面図である。
のカソード側平面パターンを四半分にして示す図であ
り、ゲート接続部C1を、リング状かつ多重同心円状に配
列された単位GTO配列の中間に設けた、いわゆる中間リ
ングゲート構造の場合を示している。第２図は、第１図
のＡ−Ａ′線に沿う断面図である。
当業者には周知であり、また第２図の断面図から分るよ
うに、半導体基体１の内部にはｐエミッタ層11,nベース
層12,pベース層13,およびｎエミッタ層14が形成され、
前記各層間にはサイリスタ動作をするために必要なpn接
合が形成されている。
うに、半導体基体１の内部にはｐエミッタ層11,nベース
層12,pベース層13,およびｎエミッタ層14が形成され、
前記各層間にはサイリスタ動作をするために必要なpn接
合が形成されている。
そして、ｐエミッタ層11にはアノード電極20が、ｎエミ
ッタ層14にはカソード電極２が、またｐベース層13には
ゲート電極３およびゲート接続部C1がそれぞれ導電接続
されている。
ッタ層14にはカソード電極２が、またｐベース層13には
ゲート電極３およびゲート接続部C1がそれぞれ導電接続
されている。
ここで、図示したように、ゲート接続部C1に近接する領
域を領域IIとし、他の領域を領域Ｉ及び領域IIIとする
と、領域IIのライフタイムに対して領域Ｉ及び領域III
の実質的なライフタイムが短かくなるように構成されて
いる。
域を領域IIとし、他の領域を領域Ｉ及び領域IIIとする
と、領域IIのライフタイムに対して領域Ｉ及び領域III
の実質的なライフタイムが短かくなるように構成されて
いる。
このような領域IIと領域Ｉ及びIIIのライフタイムコン
トロールが、例えば金等の重金属−すなわち、ライフタ
イムキラーの選択拡散の他、電子線やγ線を選択的に照
射することによって容易に実現できることは、当業者に
は良く知られているところである。
トロールが、例えば金等の重金属−すなわち、ライフタ
イムキラーの選択拡散の他、電子線やγ線を選択的に照
射することによって容易に実現できることは、当業者に
は良く知られているところである。
また、第５図（ａ）（ｂ）に示すように、ｐエミッタ11
の１部に高濃度のn+層領域を設ける、いわゆるｐエミッ
タ短絡構造にして、その短絡幅を変えることによって
も、実質的なライフタイムのコントロールを容易に実現
できるものである。
の１部に高濃度のn+層領域を設ける、いわゆるｐエミッ
タ短絡構造にして、その短絡幅を変えることによって
も、実質的なライフタイムのコントロールを容易に実現
できるものである。
第５図（ａ）は領域ＩおよびIIIの−すなわち、第１図
のＢ−Ｂ′,E−Ｅ′線にそう断面図であり、同図（ｂ）
は領域IIの−すなわち、第１図のＣ−Ｃ′,D−Ｄ′線に
そう断面図である。これら両図の比較から明らかなよう
に、ｐエミッタ層11の短絡幅（n+層の大きさ）を大きく
することにより、タイムライフを短くすることができ
る。
のＢ−Ｂ′,E−Ｅ′線にそう断面図であり、同図（ｂ）
は領域IIの−すなわち、第１図のＣ−Ｃ′,D−Ｄ′線に
そう断面図である。これら両図の比較から明らかなよう
に、ｐエミッタ層11の短絡幅（n+層の大きさ）を大きく
することにより、タイムライフを短くすることができ
る。
次に、以上に図示し、かつ説明したような構造のGTOの
ターンオフ動作について説明する。
ターンオフ動作について説明する。
最初に、GTOにターンオフ信号が入る直前の状態につい
て説明する。ゲート接続部に近接した領域IIと他の領域
Ｉ及びIIIの各単位GTOに流れている電流は、実質的なラ
イフタイムの差により、領域IIの方が大きくなってい
る。
て説明する。ゲート接続部に近接した領域IIと他の領域
Ｉ及びIIIの各単位GTOに流れている電流は、実質的なラ
イフタイムの差により、領域IIの方が大きくなってい
る。
このような状態で、ゲート電極３とカソード電極２間に
ターンオフ用のゲート電流が流入すると、元々電流が少
なく、しかもライフタイムの短かい領域Ｉ及び領域III
の各単位GTOが先にターンオフし、そこに流れていた電
流は、ゲート接続部C1に近接した領域IIの各単位GTOに
移動してくる。
ターンオフ用のゲート電流が流入すると、元々電流が少
なく、しかもライフタイムの短かい領域Ｉ及び領域III
の各単位GTOが先にターンオフし、そこに流れていた電
流は、ゲート接続部C1に近接した領域IIの各単位GTOに
移動してくる。
ところで、領域IIはゲート接続部C1の近くに位置してい
るので、この領域IIに含まれる各単位GTO間の各制御電
極から外部リード端子に至るインピーダンスの差（ばら
つき）は、前記ゲート接続部C1から比較的遠くにある領
域ＩおよびIIIに含まれる各単位GTO間のそれに較べて本
来的に小さい。
るので、この領域IIに含まれる各単位GTO間の各制御電
極から外部リード端子に至るインピーダンスの差（ばら
つき）は、前記ゲート接続部C1から比較的遠くにある領
域ＩおよびIIIに含まれる各単位GTO間のそれに較べて本
来的に小さい。
それ故に、ターンオフ終期における領域II内のターンオ
フ動作が均一化され、結果的に全体的な最大遮断電流を
改善することができる。
フ動作が均一化され、結果的に全体的な最大遮断電流を
改善することができる。
本発明の第２の実施例は、さらに、領域II内における各
単位GTOの最外層短冊状領域の幅を、領域ＩおよびIII内
の各単位GTOのそれよりも狭く構成し、領域II内の各単
位GTO間の分担電流均一化と、ターンオフ最終時の並列
動作均一化とをはかることによって、最大遮断電流改善
効果をより一層大としたものである。
単位GTOの最外層短冊状領域の幅を、領域ＩおよびIII内
の各単位GTOのそれよりも狭く構成し、領域II内の各単
位GTO間の分担電流均一化と、ターンオフ最終時の並列
動作均一化とをはかることによって、最大遮断電流改善
効果をより一層大としたものである。
以下に、本発明の第２の実施例について、第３〜第４図
を参照して説明する。第３図は、本発明の第２実施例に
おける各領域Ｉ〜IIIの各単位GTOの構造を説明する断面
図であり、同図（ａ），（ｂ）はそれぞれ第１図のＢ−
Ｂ′,E−Ｅ′線およびＣ−Ｃ′,D−Ｄ′線に沿う断面図
である。
を参照して説明する。第３図は、本発明の第２実施例に
おける各領域Ｉ〜IIIの各単位GTOの構造を説明する断面
図であり、同図（ａ），（ｂ）はそれぞれ第１図のＢ−
Ｂ′,E−Ｅ′線およびＣ−Ｃ′,D−Ｄ′線に沿う断面図
である。
第３図（ａ）（ｂ）の対比から分るように、両者の違い
は、ｎエミッタ層14の幅である。すなわち、同図（ｂ）
に示した、ゲート接続部C1に近接した領域IIに属する単
位GTOのｎエミッタ層14の幅X2は、同図（ａ）の、領域
Ｉ及びIIIに属する単位GTOのｎエミッタ層14の幅X1より
狭くなっていることである。
は、ｎエミッタ層14の幅である。すなわち、同図（ｂ）
に示した、ゲート接続部C1に近接した領域IIに属する単
位GTOのｎエミッタ層14の幅X2は、同図（ａ）の、領域
Ｉ及びIIIに属する単位GTOのｎエミッタ層14の幅X1より
狭くなっていることである。
なお、ゲート耐圧の向上及びカソード電極２の圧接領域
を広くするために、半導体基体１のカソート側露出表面
のｐベース層13とｎエミッタ層14の一部に、SiO2の絶縁
膜４を形成しており、第３図（ａ）及び（ｂ）のカソー
ド電極２の幅は同一になっている。
を広くするために、半導体基体１のカソート側露出表面
のｐベース層13とｎエミッタ層14の一部に、SiO2の絶縁
膜４を形成しており、第３図（ａ）及び（ｂ）のカソー
ド電極２の幅は同一になっている。
第４図は、単位GTO間の並列動作を説明するために図示
したものである。第４図に示されるように、単位GTO間
はｎエミッタ層14を除くと、すべてが共通になってい
る。
したものである。第４図に示されるように、単位GTO間
はｎエミッタ層14を除くと、すべてが共通になってい
る。
ここで、素子Ｂに流れるアノード電流iBに比較して素子
Ａに流れるアノード電流iAが大きくなったと仮定する
と、素子Ａの接合J31の電位V31は、素子Ｂの接合J32の
電位V32より高くなる。
Ａに流れるアノード電流iAが大きくなったと仮定する
と、素子Ａの接合J31の電位V31は、素子Ｂの接合J32の
電位V32より高くなる。
そのために、素子Ａのアノード電流iAの一部は、ゲート
電極３を介して素子Ｂの接合J32に流れ込む。すなわ
ち、素子Ｂにとっては、第４図に示したような、付加的
なゲート電流iGAが流れることになる。
電極３を介して素子Ｂの接合J32に流れ込む。すなわ
ち、素子Ｂにとっては、第４図に示したような、付加的
なゲート電流iGAが流れることになる。
この結果、素子Ｂの注入効率が増大し、そこに流れるア
ノード電流iBが増加すると共に、素子Ａは注入効率が低
下するので、そこに流れるアノード電流iAが減少するこ
とになる。このようにして、並列接続された単位GTOに
は、両者の分担電流が均一になろうとする働きがある。
ノード電流iBが増加すると共に、素子Ａは注入効率が低
下するので、そこに流れるアノード電流iAが減少するこ
とになる。このようにして、並列接続された単位GTOに
は、両者の分担電流が均一になろうとする働きがある。
そして、ｎエミッタ層14の幅Ｘが狭ければ狭い程、分担
電流を均一化する作用は大きくなる傾向にある。
電流を均一化する作用は大きくなる傾向にある。
すなわち、J31，J32接合の、ゲート電極３に近接した端
部の電位V31とV32は、前述のように、ゲート電極３によ
って等電位化されるが、各ｎエミッタ層14の幅Ｘの中央
領域のJ31，J32接合の電位V31′とV32′は、ｐベース層
13の横方向抵抗で電圧降下を生じるために、電位差が生
じており、このために前記分担電流均一化作用か弱めら
れようとするが、ｎエミッタ層14の幅Ｘを狭くすること
によって、その電位差を小さく出来、したがって、前記
分担電流均一化作用を維持できるためである。
部の電位V31とV32は、前述のように、ゲート電極３によ
って等電位化されるが、各ｎエミッタ層14の幅Ｘの中央
領域のJ31，J32接合の電位V31′とV32′は、ｐベース層
13の横方向抵抗で電圧降下を生じるために、電位差が生
じており、このために前記分担電流均一化作用か弱めら
れようとするが、ｎエミッタ層14の幅Ｘを狭くすること
によって、その電位差を小さく出来、したがって、前記
分担電流均一化作用を維持できるためである。
以上述べたように、ｎエミッタ層14の幅Ｘを狭くするこ
とは、半導体基体１の製作プロセスで生じる特性のばら
つきを補正し、各単位GTOの文担体電流を均一化する効
果がある。このため、本発明の領域IIの各単位GTOに流
れている電流は、領域ＩおよびIIIに較べて格段に均一
化されている。
とは、半導体基体１の製作プロセスで生じる特性のばら
つきを補正し、各単位GTOの文担体電流を均一化する効
果がある。このため、本発明の領域IIの各単位GTOに流
れている電流は、領域ＩおよびIIIに較べて格段に均一
化されている。
このような状態から、領域IIは、領域ＩおよびIIIに引
きつゞいてターンオフに至る。そして、領域IIはゲート
接続部C1に近接した領域にあるので各単位GTO間の各制
御電極から外部リード端子に至るインピーダンスの差
（ばらつき）の影響を受けることなく、各単位GTO間の
ターンオフ動作も均一化されるので、遮断電流が大幅に
増大するものである。
きつゞいてターンオフに至る。そして、領域IIはゲート
接続部C1に近接した領域にあるので各単位GTO間の各制
御電極から外部リード端子に至るインピーダンスの差
（ばらつき）の影響を受けることなく、各単位GTO間の
ターンオフ動作も均一化されるので、遮断電流が大幅に
増大するものである。
以上述べたごとく、本発明の半導体装置では、ターンオ
フ時の電流を一旦は全体の約1/3の領域IIに集中させて
いるにもかかわらず、遮断電流を従来の約1800Aから300
0A以上に増大することが出来た。
フ時の電流を一旦は全体の約1/3の領域IIに集中させて
いるにもかかわらず、遮断電流を従来の約1800Aから300
0A以上に増大することが出来た。
第１図で示した短冊状の各１本で構成される単位GTO単
体での遮断電流は、約80A以上と大きく、それらの並列
動作が改善されたことにより、前記の改善が実現された
ものと推測される。
体での遮断電流は、約80A以上と大きく、それらの並列
動作が改善されたことにより、前記の改善が実現された
ものと推測される。
なお、もし、大容量GTOを構成するすべての単位GTOのｎ
エミッタ層14の幅Ｘを狭くするならば、ターンオフ前の
各単位GTOの分担電流は均一化されるであろう。
エミッタ層14の幅Ｘを狭くするならば、ターンオフ前の
各単位GTOの分担電流は均一化されるであろう。
しかしながら、ターンオフ時は、それぞれの制御電極か
ら外部リード端子に至るインピーダンスが各単位GTOの
位置によって異なるので、ターンオフ動作にばらつきが
生じる。このため、ただ単に単位GTOのｎエミッタの幅
を狭くするだけでは、従来の問題点を充分に解決するこ
とは出来ない。
ら外部リード端子に至るインピーダンスが各単位GTOの
位置によって異なるので、ターンオフ動作にばらつきが
生じる。このため、ただ単に単位GTOのｎエミッタの幅
を狭くするだけでは、従来の問題点を充分に解決するこ
とは出来ない。
以上では、本発明をGTOに適用した場合について説明し
たが、本発明がトランジスタにも適用できることは明ら
かである。
たが、本発明がトランジスタにも適用できることは明ら
かである。
（発明の効果） 以上説明したように、本発明によれば、前記リード接続
部から離れて配列された各単位GTOにおけるキャリアの
ライフタイムを、前記リード接続部の近傍に配列された
各単位GTOにおけるキャリアのライフタイムに比較して
実質的に短くすることにより、前記リード接続部から遠
い位置にある各単位GTOが、近い位置にあるものよりも
早期にターンオフし、これによって前記リード接続部か
ら近い位置にある各単位GTOにターンオフ最終時の電流
を集中させ、最後に残った各単位GTOを実質的に同時に
ターンオフさせるように構成したので、最大遮断電流を
大きくすることができる。
部から離れて配列された各単位GTOにおけるキャリアの
ライフタイムを、前記リード接続部の近傍に配列された
各単位GTOにおけるキャリアのライフタイムに比較して
実質的に短くすることにより、前記リード接続部から遠
い位置にある各単位GTOが、近い位置にあるものよりも
早期にターンオフし、これによって前記リード接続部か
ら近い位置にある各単位GTOにターンオフ最終時の電流
を集中させ、最後に残った各単位GTOを実質的に同時に
ターンオフさせるように構成したので、最大遮断電流を
大きくすることができる。
さらに、前記リード接続部の近傍に配列された各単位GT
Oの前記一方最外層の幅を、前記リード接続部から離れ
て配列された各単位GTOのそれよりも狭く構成し、これ
によって、特にターンオフ最終時の分担電流の一層の均
一化をはかることにより、最大遮断電流を大きくするこ
とができる。
Oの前記一方最外層の幅を、前記リード接続部から離れ
て配列された各単位GTOのそれよりも狭く構成し、これ
によって、特にターンオフ最終時の分担電流の一層の均
一化をはかることにより、最大遮断電流を大きくするこ
とができる。
第１図は、本発明に係るGTOの四半分のカソード側平面
パターンを示す平面図、第２図は第１図のＡ−Ａ′線に
沿う断面図、第３図（ａ）（ｂ）は、本発明の第２実施
例における、第１図のＢ−Ｂ′、Ｅ−Ｅ′線およびＣ−
Ｃ′,D−Ｄ′線に沿う断面図、第４図は単位GTOの並列
動作を説明するためのGTOの断面図、第５図（ａ）
（ｂ）は、本発明の第１の実施例における、第１図のＢ
−Ｂ′,E−Ｅ′線およびＣ−Ｃ′,D−Ｄ′線に沿う断面
図である。 １…半導体基体、２…カソード電極、３…ゲート電極、
13…ｐベース層、14…ｎエミッタ層、20…アノード電
極、C1…ゲート接続部
パターンを示す平面図、第２図は第１図のＡ−Ａ′線に
沿う断面図、第３図（ａ）（ｂ）は、本発明の第２実施
例における、第１図のＢ−Ｂ′、Ｅ−Ｅ′線およびＣ−
Ｃ′,D−Ｄ′線に沿う断面図、第４図は単位GTOの並列
動作を説明するためのGTOの断面図、第５図（ａ）
（ｂ）は、本発明の第１の実施例における、第１図のＢ
−Ｂ′,E−Ｅ′線およびＣ−Ｃ′,D−Ｄ′線に沿う断面
図である。 １…半導体基体、２…カソード電極、３…ゲート電極、
13…ｐベース層、14…ｎエミッタ層、20…アノード電
極、C1…ゲート接続部
フロントページの続き (72)発明者 福井 宏 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭57−201077（ＪＰ，Ａ) 特開 昭59−86260（ＪＰ，Ａ) 特開 昭58−206159（ＪＰ，Ａ) 特開 昭59−99769（ＪＰ，Ａ) 特開 昭48−47779（ＪＰ，Ａ) 特開 昭51−74586（ＪＰ，Ａ) 特開 昭61−102065（ＪＰ，Ａ) 特開 昭60−220971（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基体の一対の主表面間に、交互に導
電型を異にする少なくとも３つの半導体層が順次積層さ
れ、一方の最外層は短冊状領域に分割され、かつ互いに
分離されて一方の主表面に露出し、前記最外層に隣接す
る中間層は、前記短冊状領域を取り囲むように一方の主
表面に露出し、短冊状の各一方最外層及び他方の最外層
には、それぞれ主電極が低抵抗接触し、前記中間層には
制御電極が低抵抗接触し、これによって各短冊状領域ご
とに単位半導体素子が形成され、かつ短冊状の各一方最
外層は制御電極のゲートリード接続部に対して多重配列
されている半導体装置において、 前記ゲートリード接続部に近接して配列された前記短冊
状最外層領域を含む単位半導体素子部分のターンオフタ
イミングを、前記ゲートリード接続部から離れて配列さ
れた前記短冊状最外層領域を含む単位半導体素子部分の
それよりも遅らせ、かつ前記ゲートリード接続部に近接
配列された単位半導体素子部分の前記短冊状領域の幅
を、前記ゲートリード接続部から離れて配列された単位
半導体素子部分の前記短冊状領域の幅よりも狭く構成し
て、当該近接配列された単位半導体素子部分のターンオ
フ動作を均一化したことを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項において、前記ター
ンオフタイミングの制御は、前記ゲートリード接続部に
近接して配列された前記短冊状最外層領域を含む単位半
導体素子部分のライフタイムを、前記ゲートリード接続
部から離れて配列された前記短冊状最外層領域を含む単
位半導体素子部分のそれよりも長くすることにより行う
ことを特徴とする半導体装置。 - 【請求項３】特許請求の範囲第２項において、前記ゲー
トリード接続部に近接して配列された前記短冊状最外層
領域を含む単位半導体素子部分のライフタイムと、その
他の領域の単位半導体素子部分のライフタイムとの差
を、短冊状の各一方の最外層とは反対の最外層に、それ
と隣接する中間層との短絡領域を設け、前記ゲートリー
ド接続部に近接配列された単位半導体素子部分の前記短
絡領域の大きさを、その他の領域の単位半導体素子部分
のそれよりも小さくすることによって実現したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193646A JPH0691246B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193646A JPH0691246B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254465A JPS6254465A (ja) | 1987-03-10 |
| JPH0691246B2 true JPH0691246B2 (ja) | 1994-11-14 |
Family
ID=16311404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193646A Expired - Lifetime JPH0691246B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691246B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680818B2 (ja) * | 1989-10-02 | 1994-10-12 | 株式会社東芝 | 電力用圧接型半導体装置 |
| US5087214A (en) * | 1991-05-21 | 1992-02-11 | United Technologies Automotive, Inc. | Battery terminal connector |
| JP2002124246A (ja) * | 2000-10-13 | 2002-04-26 | Ryosei Electro-Circuit Systems Ltd | バッテリ用接続端子及びその製造方法 |
| KR101679108B1 (ko) * | 2010-06-21 | 2016-11-23 | 에이비비 슈바이쯔 아게 | 국부적 에미터 쇼트 도트들의 개선된 패턴을 갖는 위상 제어 사이리스터 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847779A (ja) * | 1971-10-19 | 1973-07-06 | ||
| JPS5174586A (en) * | 1974-12-24 | 1976-06-28 | Mitsubishi Electric Corp | Handotaisochi oyobi sonoseizoho |
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
| JPS58206159A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS5986260A (ja) * | 1982-11-10 | 1984-05-18 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
| JPS5999769A (ja) * | 1982-11-30 | 1984-06-08 | Toshiba Corp | 半導体装置 |
| JPS60220971A (ja) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ及びその製造方法 |
| JPS61102065A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
-
1985
- 1985-09-02 JP JP60193646A patent/JPH0691246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254465A (ja) | 1987-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6358376B2 (ja) | ||
| US4626888A (en) | Gate turn-off thyristor | |
| US4500903A (en) | Semiconductor GTO switching device with radially elongated cathode emitter regions of increasing length | |
| JPS6362905B2 (ja) | ||
| EP0108273A2 (en) | A gate controlled semiconductor device | |
| US4868625A (en) | Gate turn-off thyristor of multi-emitter type | |
| JPH0691246B2 (ja) | 半導体装置 | |
| JPS6364907B2 (ja) | ||
| EP0391337B1 (en) | Gate turn-off thyristor | |
| JP5446103B2 (ja) | 双方向サイリスタ | |
| JPH0682832B2 (ja) | 半導体スイツチング装置 | |
| JPS5999769A (ja) | 半導体装置 | |
| US4825270A (en) | Gate turn-off thyristor | |
| JP2630080B2 (ja) | ゲートターンオフサイリスタ | |
| JP2688510B2 (ja) | ゲートターンオフサイリスタの駆動方法 | |
| JPH0758777B2 (ja) | ゲートターンオフサイリスタ | |
| JPH025307B2 (ja) | ||
| JPS6352475A (ja) | 半導体装置 | |
| JPH11145448A (ja) | 半導体装置 | |
| JP2764830B2 (ja) | ゲートターンオフサイリスタ | |
| JP2829026B2 (ja) | 自己消弧型半導体素子 | |
| JP2822614B2 (ja) | ゲートターンオフサイリスタ | |
| JPH06296014A (ja) | 半導体装置 | |
| JPH0640580B2 (ja) | 半導体装置 | |
| JPH0760894B2 (ja) | ゲ−トタ−ンオフサイリスタ |