JPS6027401B2

JPS6027401B2 - シ−ケンスコントロ−ラ

Info

Publication number: JPS6027401B2
Application number: JP15701277A
Authority: JP
Inventors: 俊彦蓬田; 毅横田; 勝己杉浦
Original assignee: Toyoda Koki KK
Current assignee: Toyoda Koki KK
Priority date: 1977-12-26
Filing date: 1977-12-26
Publication date: 1985-06-28
Also published as: JPS5489173A

Description

【発明の詳細な説明】本発明は演算処理部と入出力ユニットの間にデータメモ
リを設け、このデータメモリを介して入出力要素からの
オンオフ情報と演算処理部からのオンオフ信号を交換す
るようにしたシーケンスコントローラに関するもので、
その目的とするところは、演算処理部によるプログラム
の謙出、実行とは独立して、オンオフデータの交換が行
えるようにしてデータ交換の高速化を図るとともに、入
力ユニットと出力ユニットが接続される番地、および入
力ユニットと出力ユニットの割合を自由に変更できるよ
うにしてフレキシビリティーを高めることにある。

近年、生産機械の大形化に伴って、リミットスイッチ等
の入力要素およびリレー等の出力要素が接続された入出
力ユニットを演算処理部から離れた位置に分散して設け
た、いわゆるリモート１０方式のシーケンスコントロー
ラが生産機械等の制御に使用されるようになった。

この方式のシーケンスコントローラにおいては、入出力
ユニットと演算処理部との間で直接的に信号の交換を行
うと信号の伝送遅れのために、演算処理を高速で行なえ
なくなるため、一般的には、演算処理部の側に入出力ユ
ニットからのオンオフ情報と演算処理部から入出力ユニ
ットへ送出するオンオフ信号とを記憶するデータメモリ
を設け、このデータメモリを介してオンオフ情報とオン
オフ信号とを交換するようにしている。すなわち、デー
タメモリと入出力ユニットとの間にデータ交換装置を設
けて周期的にオンオフ情報とオンオフ信号が交換される
ようにしておき、シーケンスコントローラの演算処理部
はデータメモリに記憶されているオンオフ情報を入出力
要素からの情報としてテストを行うとともに、このテス
ト結果に基づいてプログラムで指定された出力要素を付
勢または無勢すべく、データメモリの指定された出力要
素に対応する記憶エリアにオンオフ信号の書込みを行う
ようになつている。ところで、データメモリとして一般
に使用される書換えが可能な半導体メモリは、データの
書込みと議出しとを同時に行うことができないため、演
算処理部によるデータの議出し書込みと、データ交換装
置によるデータの議出しと書込みが同時に行われないよ
うにしなければならない。

このため、従来においては、１つの基準クロックを演算
処理部とデータ交換装置とに交互に切換えて与えられる
ようにしている。これにより演算処理部によって数個の
シーケンスプログラムが実行される毎に、入出力ユニッ
トとデータメモリの間で入出力要素のオンオフ信号また
はオンオフ情報が１ビットずつ伝送され、シーケンスプ
ログラムが−回通り実行されると、出力要素を付勢また
は無勢するオンオフ信号の全てが入出力ユニットに転送
され、入力要素からのオンオフ情報の全てがデータメモ
リに書込まれる。このようにすれば、データメモリが演
算処理部とデータ交換装置によって同時にアクセスされ
ることは防止されるが、このものにおいては、演算処理
部を基準クロックに同期して間欠的に動作させる必要が
あるため、演算処理部は基準クロックが与えられるたび
にシーケンスプログラムを１つづつ実行し、シーケンス
ブログラムの実行が完了する度に演算処理動作を停止す
るようにしなければならない。

また、シーケンスプログラムの実行が完了する前に次の
基準パルスが与えられると、動作が異常となるため、演
算処理部と基準パルスを発生する回路との間でインター
ロックを取る回路が必要となる。このため、リモート１
０方式でない一般のシーケンスコントローラに使用され
る演算処理部をそのまま流用することができず、リモー
ト１０方式専用の演算処理部を新たに設計、製作しなけ
ればならない欠点があった。また、従来のシーケンスコ
ントローラでは、入力ユニットが接続された番地につい
ては入力ユニットからデータメモリへオンオフ情報を転
送し、出力ユニットが接続された番地については逆にデ
ータメモリから出力ユニットにオンオフ情報を転送する
必要があるため、入力ユニットを装着する番地と出力ユ
ニットを装着する番地とを完全に区別し、各ユニットが
接続された番地によって、各ユニットが入力ユニットで
あるのか出力ユニットであるのかを判別するようにして
いた。

このため入力ユニットを装着する番地と出力ユニットを
装着する番地が固定化されてしまい、入力ユニットと出
力ユニットの接続できる番地および、これらの混合割合
を変更できない問題があった。本発明はかかる点に鑑み
てなされたもので、演算処理部に接続された入出力用の
バスラインと、入出力ユニットに接続される入出力要素
の各アドレスに対応した記憶エリアを有する２組のデー
タメモリと、少なくとも演算処理部によるシーケンスプ
ログラムの講出し実行時間よりも長い時間間隔で信号を
出力するタイミング信号発生手段と、タイミング信号発
生手段からの信号によってゲートの切換えを行い一方の
データメモリがた前記入出力用バスラィンに接続されて
いる期間は他方のデータメモリが入出力ユニットに接続
され他方のデータメモリが前記入出力用バスラィンに後
続されている期間は前記一方のデータメモリが入出力ユ
ニットに接続されるようにする〆モリ切換手段と、デー
タメモリの切換えが行われる度に全ての入出力要素に対
応したオンオフ信号をデータメモリから入出力ユニット
に送出し、この後で、全ての入出力要素のオンオフ情報
を入出力ユニットから読込んでデータメモリに書込むデ
ータ交換手段とを設けたことを特徴とするものである。

以下本発明の実施例を図面に基づいて説明する。

第１図において１１，１２はそれぞれ入力ユニットおよ
び出力ユニットで、これらの入出力ユニット１１，１２
はシーケンスコントローラ本体２０１こ対して離れた位
置に配談された接続端子１３に任意の割合で任意の位置
に接続されている。この接続端子１３は３本のバスラィ
ンＡＤＢ，ｍＢ，ＯＤＢと信号線１４を介してシーケン
スコントローラ本体２川こ接続されている。なお、バス
ラインＡＤＢはアドレスバスを示し、バスラインｍＢ，
ＯＤＢはそれぞれ入力データバス、出力データバスを示
す。前記入力ユニット１１は入力端子１１ａに接続され
た押ボタンスイッチ凶１０，凶２０、リミットスイッチ
は１０，ＬＳ２０等の入力要素の開閉状態をＴＴＬレベ
ルのオンオフ情報に変換するもので、本実施例では１つ
の入力ユニット１１に８個の入力要素が接続されるよう
になっている。

そして、アドレスバスＡＤＢに出力されるアドレスデー
タによって入力ユニット１１の１つが選択されると、選
択された入力ユニット１１に接続されている８個の入力
要素の開閉状態が８ビットのオンオフ情報として入力デ
ータバスＩＤＢに出力されるようになっている。一方、
出力ユニット１２は出力端子１２ａに接続されたりレー
、ソレノイド等の出力要素を出力データバスＯＤＢに出
力されるオンオフ信号に基づいて付勢または無勢するも
ので、本実施例では８個の出力要素が８ビットのオソオ
フ信号によって同時に付勢または無勢されるようになっ
ている。

この出力ユニット１２の内部には出力端子Ｉ２ａに接続
された出力要素に対応して８個のフリップフロツプが設
けられており、信号線１４に出力されるラツチ用信号に
よって出力データバスＯＤＢのオンオフ信号が８個のフ
リツプフロツプに同時に取り込まれ、このフリツプフロ
ップのセットリセットによって出力要素が付勢または無
勢されるようになっている。また、この出力ユニット１
２は、アドレスバスＡＤＢに出力されるアドレスデータ
によって選択されると、８個のフリツプフロツプのセッ
ト、リセット状態が出力要素のオンオフ状態を示す情報
として入力データバスｍＢに出力されるようになってい
る。次にシーケンスコントローラ本体２川こついて説明
する。

このシーケンスコントローラ本体２０は大きく分けて、
演算処理部２１、２組のデータメモリ２２，２３、デー
タ交換回路２４、アドレスデコーダ２５およびデータメ
モリ２２，２３を切換えるためのゲートＧＩ〜ＧＩ２と
このゲートＧＩ〜ＧＩ２を開閉するための制御回路とに
よって構成されている。演算処理部２１はリモート１０
方式のシーケンスコントローラ専用のものでなく一般の
シーケンスコントローラと共通のものが使用されている
。

この演算処理部２１は演算処理部３０とプログラムメモ
リ３１とプログラムカウンタ３２とによって構成され、
プログラムメモリ３１には図略のプログラムローダによ
って所定のシーケンスプログラムがストアされている。
演算処理装置３０は内部クロックに同期してプログラム
カウンタ３２を順次歩進させ、プログラムメモリ３１に
記憶されているシーケンスプログラムを零番地から順番
に講出して実行するようになっている。

また、この演算処理装置３川ま、８ビットを単位として
データの入出力を行うようになっているため、演算処理
装置３０はシーケンスプログラムとしてプログラムされ
ている入出力アドレスデータの上位ビット、例えばアド
レスデータが８ビットであれば上位５ビットのデータを
アドレス出力バスＡＯＢに出力し、入出力ユニットを単
位としてアドレス指定を行う。そして、謙出されたシー
ケソスプログラムがテスト命令である場合には、データ
入力バスＤＩＢに出力されている８ビットのオンオフ情
報を謙込んでアドレスデータの下位３ビットによって８
ビットのオンオフ情報の中からプログラムで指定された
オンオフ情報を選択し、この選択されたオンオフ情報に
よってテストを行う。一方、読出されたシーケンスプロ
グラムが出力命令である場合には、データ入力バスＤＩ
Ｂに出力されている８ビットのオンオフ情報を議込み、
この読込まれた８ビットのデータの中からアドレスデー
タの下位３ビットによって指定されるビットをテスト結
果に基づいて書換え、書換えられた８ビットのオンオフ
信号をデータ出力バスＤＯＢに出力するようになってい
る。なお、演算処理装置３０からは、オンオフ信号の送
出と同期してラッチ用のストロープ信号ＤＯＳが出力さ
れるようになっている。したがって、上記横成の演算処
理部２１によってリモート１０方式でない通常のシーケ
ンス制御を行う場合には、演算処理部２１のデータバス
ＤＩＢ，ＤＯＢ，ＡＯＢを入出力ユニット１１，１
２側のデータバスＩＤＢ，ＯＤＢ，ＡＤＢにそれぞれ接
続し、また、演算処理装置３０から出力されるストロー
ブ信号ＤＯＳが信号線１４に出力されるようにすれば
よい。

２組のデータメモリ２２，２３は、演算処理部２１から
送出される出力要素のオンオフ信号と入出力ユニット１
１，１２から送出されるオンオフ情報とを記憶するため
のもので、このデータメモリ２２，２３を設けることに
よって、シーケンスコントローラ本体２０と入出力ユニ
ット１１，１２の間の距離が遠く信号の伝達に時間が
かかる場合でも、演算処理装置３０は最高の速度で演算
処理を行うことが可能となる。

このデータメモリ２２，２３はともに、書換えが可能な
半導体メモリによって構成されており、シーケンスコン
トローラ本体２川こ接続される入出力ユニット１１，１
２の最大数に応じた記憶容量のものが使用される。本実
施例では入出力ユニット１１，１２を指定するアドレス
データが５ビットで構成され、入出力ユニット１１，１
２のそれぞれには８個の入出力要素が接続されるように
なっているため、データメモリ２２，２３にはそれぞれ
３２ワード２５６ビットのメモリが使用されている。こ
れらのデータメモリ２２，２３にはアドレス端子ＡＤＤ
、データ入力端子Ｄ１、データ出力端子ＤＯが設けられ
ており、データメモリ２２，２３のアドレス端子ＡＤＤ
は、それぞれゲートＧ１，Ｇ２を介してアドレス出力バ
スＡＯＢに接続されトゲートＧ３，Ｇ４を介してアドレ
スデータバスＡＤＢに接続されている。

一方、データメモリ２２，２３のデータ入力端子ＤＩは
、それぞれゲ−トＧ５，Ｇ６を介してデータ出力バスＤ
ＯＢに接続されるとともに、ゲードＧ７，Ｇ８を介して
入力データバスＩＤＢに接続され、データ出力端子ＤＯ
は、それぞれゲートＧ９，ＧＩＯを介してデータ入力
バスＤＩＢに接続されるとともに、ゲートＧＩ１，Ｇ
１２を介して出力データバスＯＤＢに接続されている
。また、データメモリ２２，２３には謙出書込切換端子
ＲＷＣが設けられており、この切換端子ＲＷＣに信号が
与えられるとデータの書込みが行われ、信号が与えられ
ないときはデータの読出しが行われるようになっている
。このデータメモリ２２，２３の切換端子ＲＷＣには演
算処理部２１から出力されるストロープ信号ＤＯＳとデ
ータ交換回路２４から出力される書込指令信号ｌＯＷが
、それぞれアンドゲートＡＧ１，ＡＧ３、アンドゲート
ＡＧ２，ＡＧ４を介して与えられるようになっている。
次にゲートＧＩ〜ＧＩ２とアンドゲートＡＧＩ〜ＡＧ４
の開閉を制御する制御回路について説明する。

アドレスデコーダ２５は、プログラムの実行と同期して
所定の時間間隔で信号を出力するタイミング信号発生手
段をなすもので、本実施例ではプログラムカウンタ３２
から出力されるアドレスデータが零となる度にタイミン
グ信号を出力するようになっている。したがって、第３
図ｂに示すように演算処理装置３０によって、プログラ
ムメモリ３１に記憶されているシーケンスプログラムが
１回通り実行され、シーケンスプログラムが零番地に戻
る度にタイミング信号が出力される。このアドレスデコ
ーダ２５から出力されるタイミング信号はフリツプフロ
ップＦＦＩのトリが端子Ｔと、データ交換回路２４内の
フリツプフロツプＦＦ３とＦＦ４のセット端子Ｓに与え
られるようになつている。フリツプフロツプＦＦＩはＪ
、Ｋ形のフリップフロップで入力端子Ｊ、Ｋはともに／
・ィレベルの状態に保持されている。このため、トリが
端子Ｔにタイミング信号が与えられる度に反転し、セッ
ト出力端子Ｑとりセット出力端子Ｑとの２つの出力端子
から交互に信号が出力される。この出力端子Ｑ，Ｑから
出力される信号は、オアゲートＯＧ１，ＯＧ２の入力様
子にそれぞれ与えられ、このオアゲートＯＧ１，ＯＧ２
の出力端子からゲート制御信号ＳＣ，ＲＣがそれぞれ出
力されるようになっている。そして、これらのゲート制
御信号ＳＣ，ＲＣの内、ゲート制御信号ＳＣはゲートＧ
Ｉ，Ｇ４，Ｇ５，Ｇ８，Ｇ９，ＧＩ２とアンドゲートＡ
Ｇ１，ＡＧ４に与えられ、ゲート制御信号ＲＣはゲート
Ｇ２，Ｇ３，Ｇ６，ＧＩ０，Ｇ７，ＧＩＩとアンドゲ
−トＡＧ２，ＡＧ３に与えられるようになっている。し
たがって、フリツプフロツプＦＦＩがセットされている
プログラム実行サイクルではデータメモリ２２が演算処
理部２１側のバスラインに接続され、データメモリ２３
が入出力ユニット１１，１２側のバスラィンに接続され
る。そして、データメモリ２２が演算処理部２１からの
ストローブ信号ＤＯＳによって書込み読み出しの切換が
行われ、データメモＩＪ２３がデータ交換回路２４から
の書込指令信号ｌＯＷによって書込み読み出しが切換え
られる。これに対し、フリツプフロツプＦＦＩがリセツ
トされているプログラム実行サイクルでは、上記の場合
とは反対に、演算処理部２１側のバスラインにデータメ
モリ２３が接続され、入出力ユニット１１，１２側のバ
スラインにデータメモリ２２が接続される。そして、デ
ータメモリ２３が演算処理部からの信号で謙出し書込み
が制御され、データメモリ２２がデータ交換回路２４か
らの信号によって議出し書込みが制御されるようになる
。フリツプフロツプＦＦ２は、シーケンスプログラムの
実行に先立って、入出力ユニット１１，１２から送出さ
れる入出力要素の初期状態をデータメモリ２２と２３の
両方に記憶させるために設けられているもので、演算処
理装置３０から出力されるイニシャル信号ＩＲＳでセッ
トされ、データ交換回路２４のアンドゲートＡＧ５から
出力される信号によってリセツトされるようになってい
る。

そして、このフリツプフロツプＦＦＳのセット出力端子
Ｑから出力される信号がオアゲートＯＧ１，ＯＧ２の両
方の入力端子に与えられるようになっている。したがっ
て、演算処理装置３０からのイニシャル信号瓜Ｓによっ
てフリツプフロツプＦＦ２がセットされると、オアゲー
トＯＧ１，ＯＧ２の両方からゲート制御信号ＳＣ，ＲＣ
が出力されるようになり、ゲートＧＩ〜ＧＩ２とアンド
ゲートＡＧＩ〜ＡＧ４が全く開かれる。なおこのとき、
演算処理装置３０からはデータが出力されずに演算処理
装置３０のデータ出力端子およびアドレスデータ端子は
インピーダンスの高い状態に保持され、またストローブ
信号ＤＯＳも出力されないようになっている。したがっ
て、データメモリ２２と２３の両方が入出力ユニット１
１，１２側のバスラィンに接続されたことになり、アド
レスデータバスＡＤＢに零から順番に変化するアドレス
データを出力するとともに、アンドゲートＡＧ２，ＡＧ
４の入力端子に書込指令信号ｌＯＷを与えるようにすれ
ば、入出力ユニット１１，１２に接続された入出力要素
の初期状態をデータメモリ２２，２３の両方に書込むこ
とができる。次に、上記のような、入出力要素の初期状
態の書込みをシーケンス制御の開始に先立って行い、シ
ーケンス制御中においては、各プログラム実行サイクル
毎に演算処理装置３０によって書込まれた出力要素のオ
ンオフ信号を出力ユニット１２に転送するとともに、入
力ユニット１１から送出されるオンオフ情報をデータ
メモリーこ書込むデータ交換回路２４について説明する
。

このデータ交換回路２４はクロック発生回路３４、入出
力アドレスカウンタ３５、フリツブフロツプＦＦ３，Ｆ
Ｆ４、アンドゲートＡＧ５，ＡＧ６、オアゲートＯＧ６
，ＯＧ７によって構成されており、入出力アドレスカウ
ンタ３５の計数値が入出力ユニット１１，１２とデータ
メモリ２２，２３のアドレス指定を行うアドレスデータ
としてアドレスデータバスＡＤＢに出力されるようにな
っている。この入出力アドレスカウンタ３５はデータメ
モリ２２，２３の記憶エリアに対応した３２進のカウン
タで、クロック発生回路３４から出力される歩進パルス
がアンドゲートＡＧ６を介して与えられる度に歩進し、
計数値を変更して行く。そして、計数値が３２になると
キヤリー信号ＣＡＲを出力して計数値を零リセットする
ようになっている。また、フリツプフロツプＦＦ３は、
アンドゲートＡＧ６の開閉を制御するもので、アドレス
デコーダ２５から出力されるタイミング信号によってセ
ットされ、アンドゲートＡＧ５からの信号によってリセ
ットされるようになっている。このフリツブフロップＦ
Ｆ３のセット出力端子Ｑからの信号は、フリップフロッ
プＦＦ２のセット出力端子Ｑからの信号とともに、オア
ゲートＯＧ６を介してアンドゲートＡＧ６の他方の入力
端子に与えられるようになっている。したがって、フリ
ツプフロツプＦＦ２，ＦＦ３のいずれかがセットされて
いる間、入出力アドレスカウンタ３５が歩進クロツクに
同期して歩進され、アドレスデータバスＡＤＢに出力さ
れるアドレスデータが変更される。フリツプフロツプＦ
Ｆ４は、データメモリ２２，２３の議出し、書込みを制
御するもので、このフリップフロツプＦＦ４のセット端
子Ｓにはアドレスデコーダ２５から出力されるタイミン
グ信号が与えられるようになっており、リセット端子Ｒ
には、オアゲートＯＧ７を介して入出力アドレスカウン
夕３５から出力されるキャリー信号ＣＡＲと演算処理装
置３０からのイニシャル信号ＩＲＳが与えられるように
なっている。

そして、このフリツプフロップＦＦ４のセット端子Ｑか
ら出力される信号はストローブ信号ＳＳとして入出力ユ
ニット１１，１２に与えられるようになっており、リセ
ット出力端子Ｑから出力される信号は書込指令信号ｌＯ
ＷとしてアンドゲートＡＧ２，ＡＧ４に与えられるよう
になっている。したがって、演算処理装置３０からイニ
シャル信号ＩＲＳが出力された場合には、フリツプフロ
ツプＦＦ２のセットと同時にフリツプフロツプＦＦ４が
リセットされて書込指令信号ｌＯＷが送出されるが、ア
ドレスデコーダ２５からタイミング信号が与えられた場
合には、フリップフロップ４は最初にセットされてスト
ローブ信号ＳＳが送出され、入出力アドレスカウンタ３
５からキヤＩＪ−信号ＣＡＲが出力された時点でリセッ
トされて書込指令信号ｌＯＷが出力される。また、フリ
ツプフロツプＦＦ４のリセット出力端子Ｑからの信号は
、入出力アドレスカウンタ３５から出力されるキャリー
信号ＣＡＲとともにアンドゲートＡＧ５の入力端子に与
えられるようになっており、フリツプフロツプＦＦ４が
リセットされている状態でキャリー信号ＣＡＲが出力さ
れると、アンドゲートＡＧ５から信号が出力される。第
２図はデータメモリ２２，２３と入出力ユニット１１，
１２との間で行われるデータ交換動作を説明するための
フローチャートで、データ交換の動作をこのフローチャ
ートに沿って説明する。

今、シーケンスコントローラ本体２０の電源が投入され
ると、演算処理装置３０からイニシャル信号ＩＲＳが送
出され、フリツプフロツプＦＦ２がセットされるととも
にフリツプフロツプＦＦ４がリセットされる。フリツプ
フロツプＦＦ２がセットされると、フリツプフロツプＦ
Ｆ２のセット出力端子Ｑより信号が出力され、オアゲー
トＯＧ１，００２からそれぞれゲート制御信号ＳＣ，Ｒ
Ｃが送出される。

これによってゲートＧＩ〜ＧＩ２が全て開かれ、データ
メモリ２２と２３の両方が入出力ユニット１１，１２
側のバスラィンＡＤＢ，ＯＤＢ，ｍＢに接続される。ま
た、これと同時にアンドゲートＡＧＩ〜ＡＧ４も開かれ
る。一方、フリップフロップＦＦ２のセット出力端子Ｑ
から出力される信号はオアゲートＯＧ６を介してアンド
ゲートＡＧ６の入力様子に与えられるため、クロック発
生回路３４からの歩進クロックが入出力アドレスカゥン
タ３５に与えられるようになり、入出力アドレスカウン
タ３５の計数値は零から順番に歩進される。

また、フリップフロップＦＦ４がリセツトされると、リ
セット出力端子Ｑから書込指令信号ｌＯＷが送出される
ようになり、この書込指令信号ｌＯＷがアンドゲートＡ
Ｇ２，ＡＧ４を介してデータメモリ２２，２３の両方に
与えられる。入出力アドレスカウンタ３５の計数値が歩
進されると、入出力ユニット１１，１２が奪番地から順
番に指定され、指定された入出力ユニット１１，１２に
接続されている入出力要素のオンオフ状態がオンオフ情
報として入力データバスＩＤＢに出力され、このオンオ
フ情報がそれぞれゲートＧ７，Ｇ８を介してデータメモ
リ２２，２３のデータ入力端子ＤＩに与えられる。

一方、入出力アドレスカウンタ３５から出力されるアド
レスデータはゲートＧ３，Ｇ４を介して、データメモリ
２２，２３のアドレス端子ＡＤＤに与えられるため、入
出力ユニット１１，１２が零番地から順番に選択される
と、これと同時にデータメモリ２２，２３内の記憶エリ
アも琴番地から順番に選択される。そして、データメモ
リ２２，２３には書込指令のＷが与えられているため、
選択された入出力ユニット１１，１２のオンオフ情報が
、データメモリ２３と２３の選択された入出力ユニット
１１，１２に対応する記憶エリアに場番に書込まれて行
く。入出力ユニット１１，１２からのオンオフ情報がデ
ータメモリ２２，２３に全て書込まれ入出力アドレスカ
ウン夕３５の計数値が３２になると、入出力アドレスカ
ウンタ３５からキヤリー信号ＣＡＲが出力される。

すると、アンドゲートＡＧ５から信号が出力されてフリ
ツプフロツプＦＦ２がリセットされ、セット出力端子Ｑ
から信号が出力されなくなる。これにより、ゲート制御
信号ＳＣ，ＲＣの送出が停止されゲートＧＩ〜Ｇ１２と
アンドゲートＡＧＩ〜ＡＣ４の全てが閉じられる。また
、アンドゲートＡＧ６を閉じられ、入出力アドレスカウ
ンタ３５は計算値零の状態で歩進を停止する。一方、ア
ンドゲートＡＧ５から出力される信号は演算処理装置３
０にも与えられるようになっているため、演算処理装置
３０は、入出力要素の初期状態がデータメモリ２２，２
３に書込まれたことを検知し、シーケンスプログラムの
謙出しを開始する。シーケンスプログラムの議出しは、
プログラムメモリ３−１の零番地から開始されるため、
シーケンスプログラムの議出しが開始されると、アドレ
スデコーダ２５からタイミング信号が出力され、このタ
イミング信号がフリツプフロップＦＦＩのトリが端子Ｔ
とフリツプフロツプＦＦ３，ＦＦ４のセット端子Ｓに与
えられる。

フリップフロツプＦＦＩのトリが端子Ｔに信号が与えら
れると、フリップフロツプＦＦＩは反転される。

例えば、フリツプフロツプＦＦＩの初期状態がリセット
状態にあったものとすれば、反転してセット状態となり
、セット出力端子Ｑより信号が出力される。これにより
オアゲートＯＧＩからゲート制御信号ＳＣが出力され、
ゲートＧＩ，Ｇ４，Ｇ５，Ｇ９，Ｇ８，ＧＩ２およびア
ンドゲートＡＧ１，ＡＧ４が開かれる。これにより、演
算処理装置３０はデータメモリ２２に対してデータの議
出しと書込みが行なえるようになり、データ交換装置２
４はデータメモリ２３に対してデータの読出しと書込み
が行なえるようになる。一方、フリツプフロツプＦＦ３
がセットされると、オアゲートＯＧ６を介してアンドゲ
ートＡＧ６に信号が与えられるようになり、入出力アド
レスカウンタ３５の計数値が零から順番に歩進される。

また、これと同時にフリツプフロツプＦＦ４がセットさ
れるため、入出力ユニット１１，１２に対してストロー
ブ信号ＳＳが出力される。これによって、データメモリ
２３に記憶されているオンオフ信号が雫番地か別項番に
諸出され入出力ユニット１１，１２に転送される。なお
、この場合にはデータメモリ２３に入出力ユニットの初
期状態が記憶されているため、出力要素のオンオフ状態
は変化しない。このようにして、オンオフ信号の転送が
行われ、、データメモリ２３に記憶されている３２ワー
ドのオンオフ信号の全てが転送されると、入力出力アド
レスカウンタ３５の計数値は３１から零に戻り、キャリ
ー信号ＣＡＲが出力される。そして、入出力アドレスカ
ウンタ３５の計数値は歩進クロックに同期して再び零か
ら歩進されて行く。一方、入出力アドレスカウンタ３５
からキャリー信号ＣＡＲが出力されると、フリツプフロ
ツプＦＦ４がリセットされるため、フリツプフロップＦ
Ｆ４から誓込信号ｌＯＷが出力され、データメモリ２３
は書込動作を行うようになる。これにより、入出力ユニ
ット１１，１２が零番地から打頃番に選択され、選択さ
れた入出力ュニト１１，１２からのオンオフ情報が、選
択された入出力ユニット１１，１２に対応した記憶エリ
アに書込まれて行く。そして、オンオフ情報の書込みが
完了して入出力アドレスカウンタ３５からキヤリー信号
ＣＡＲが送出されると、アンドゲートＡＧ５から信号が
出力されフリツブフロツプＦＦ３がリセットされる。こ
れにより、アンドゲートＡＧ６が閉じられ、入出力アド
レスカウンタ３５の歩進は停止される。なお、上述した
ようなデータ交換は第３図ｅ，ｆに示すごとく、演算処
理装置３０がシーケンスプログラムを１回通り実行する
よりも早く完了し、アドレスデコーダ２５からタイミン
グ信号が送出されるまで待機状態となる。

演算処理装置３０１こよってシーケンスプログラムが１
回通り実行され再びプログラムメモリ３１の零番地から
シーケンスプログラムの議出しを開始すると、アドレス
デコーダ２５からタイミング信号が送出される。

これにより、フリップフロツプＦＦＩは反転されてリセ
ット状態となり、フリツプフロツプＦＦ３，ＦＦ４は再
びセットされる。フリップフロップＦＦＩがリセット状
態となると、ゲート制御信号ＳＣのに代ってゲート制御
信号ＲＣが出力されるようになり、ゲートＧＩ，Ｇ４，
Ｇ５，Ｇ９，Ｇ８，ＧＩ２に代ってゲートＧ２，Ｇ３，
Ｇ６，ＧＩ０，Ｇ７，ＧＩＩが開かれ、アンドゲートＡ
Ｇ１，ＡＧ４に代ってアンドゲートＡＧ２，ＡＧ３が開
かれる。これにより、データメモリ２３が演算処理装置
３０１こよってアクセスされるようになり、データメモ
リ２２がデータ交換回路２４によってアクセスされるよ
うになる。データ交換回路２４はフリップフロップＦＦ
３，ＦＦ４のセットにより前記の場合と同様にして、前
のサイクルで演算処理装置３川こよって書込まれたオン
オフ信号をデータメモリ２２から論出して入出力ユニッ
ト１１，１２に転送し、この転送が完了すると、入出力
ユニット１１，１２、から送出される入出力要素のオン
オフ情報をデータメモリ２２に書込む。

以下同様にして、演算処理装置３川こよってシーケンス
プログラムが１回実行される度に、演算処理装置３川こ
対して有効なデータメモリと、データ交換回路２４に対
して有効なデータメモリとが切換えられる。これにより
、演算処理装置３０から出力されるオンオフ信号と、入
出力ユニット１１，１２からのオンオフ情報とがデータ
メモリ２２，２３を介して交換される。このように、本
発明のシーケンスコントローフにおいては演算処理部の
動作を間欠的に行わせる必要はなく、リモート１０方式
でないシーケンスコントローラの演算処理部を流用する
ことができる。

また、上記実施例においては、データメモリに書込まれ
たオンオフ信号を入出力ユニットの区別なく全ての入出
力ユニットに転送するようにし、このオンオフ信号の転
送が完了した後、全ての入出力ユニットに接続された入
出力要素のオンオフ情報を書込むようにしているから、
入出力ユニットに選択されたユニットが入力ユニットで
あるか出力ユニットであるかを識別する識別回路を設け
たり、入力ユニットを接続するアドレスと出力ユニット
を接続するアドレスとを分離して入出力ユニットを識別
するようなことをしなくても、データメモリと入出力ユ
ニットとの間でデ−夕の交換を行うことができ、入出力
ユニットの比率の変更、配置の変更等を自由に行うこと
が可能となる。なお、上記実施例においては、演算処理
装置３のがシーケンスプログラムを１回通り実行する度
にデータメモリを切換えてデータ交換を行っていたが、
データ交換が短時間で完了する場合にはシーケンスプロ
グラムが１回実行される間に、複数回データメモリの切
換えが行われるようにしてデータメモリの切換えの度に
データ交換を行うようにしてもよく、データ交換に時間
がかかる場合には、シーケンスプログラムが複数回実行
される度にデータメモリを切換えてデータ交換を行うよ
うにしてもよい。

第４図は本発明の他の実施例を示すもので、本実施例の
出力ユニット１２には出力要素の付勢、無勢を記憶する
フリップフロツプのオンオフ状態を入力データバスＩＤ
Ｂに出力するフィードバック回路が設けられていない。

このような出力ユニット１２を使用した場合、入出力ユ
ニット１１，１２からのオンオフデータをデータメモリ
２２，２３に書込むときに出力ユニット１２から送出さ
れるオール０の空の情報がデータメモリ２２，２３に書
込まれ、演算処理装置３０によって書込まれたオンオフ
信号が無効にされてしまう。したがって、デ−タメモリ
２２，２３内には入力ユニット１１からのオンオフ情報
のみが記憶されることになり、演算処理装置３０は出力
要素のオンオフ状態をテストすることができない。この
ため、本実施例のシーケンスコントローフにおいては、
演算処理部２１に出力要素のオンオフ状態を記憶する出
力データメモリ４０が設けられている。

この世力データメモリ４川まデータメモリ２２，２３と
同じ容量の半導体メモリであり、このデータメモリ４０
のアドレス端子ＡＤＤはアドレス出力バスＡＯＢに接続
され、データ入力端子ＤＩはデータ出力バスＤＯＢに接
続されている。一方、データ出力端子ＤＯはデータ入力
バスＤＩＢとともに論理ゲート４１に接続され、この論
理ゲート４１の出力が演算処理装置３０のデータ入力端
子に与えられるようになっている。この論理ゲート４１
‘ま入力された２つのデータの各ビットの間で論理和を
取って出力するもので、この論理ゲート４１からはデー
タメモリ２２，２３に記憶されている入力ユニット１１
からのオンオフ情報と、出力データメモリ４０‘こ記憶
されている出力要素のオンオフ情報とが出力される。こ
れにより演算処理装置３川ま出力要素のオンオフ状態を
テストすることが可能となる。また、本実施例のように
、出力ユニット１２からのフィールドバックがない場合
には、シーケンスプログラムが１回実行される間に、デ
ータメモリ２２，２３と入出力ユニット１１，１２との
間のデータ交換が２回以上行われると、出力ユニット１
２からフィードバックされるオール零の空情報によって
出力要素が全部無勢されてしまう恐れがある。このため
、データメモリ２２，２３を切換えてデータ交換を行う
周期はシーケンスプログラムが１回通り実行されるのに
要する時間よりも長くしなければならない。なお、上記
実施例は入出力ユニット１１，１２の識別を行わない実
施例であったが、入出力ユニット１１，１２を識別で
きる回路を設け、選択されたユニットが入力ユニット１
１である場合には入力ユニット１１からのオンオフ情報
をデータメモリ２２，２３に書込み、選択されたユニッ
トが出力ユニット１２である場合には、データメモリ２
２，２３のオンオフ信号を出力ユニットに転送するよう
にしてもよい。

この場合にはデータメモリ２２，２３を１回通りスキャ
ンニングするだけでデータの交換を行うことができ、デ
ータ交換を短時間に行える。また、演算処理装置３０の
データバスＡＯＢ，ＤＩＢ，ＤＯＢにリモート１０でな
い一般の入出力ユニットを接続すれば１台の演算処理部
でリモート１０と一般の１０を同時に制御することがで
きる。さらに、上記実施例において、データメモリ２２
，２３と入出力ユニット１１，１２との間の転送をパラ
レルで行っていたが、これをシリアル転送で行うように
してもよい。以上述べたように本発明のシーケンスコン
トローラにおいては、データメモリを２組設け、この２
組のデータメモリを演算処理装置の入出力用バスラィン
と入出力ユニットとに交互にかつ相反的に接続するよう
に構成したので、データメモリと入出力ユニットとの間
でのオンオフデータの交換は、メモリの切換時を除いて
常時行うことができ、交換すべきオンオフ情報が多数あ
る場合でも、そのデータ交換を短時間で行える利点があ
る。

また、本発明においては、全ての入出力要素に対応した
オンオフ信号をデータメモリから入出力ユニットに送出
し、この後で、全ての入出力要素のオンオフ情報を入出
力ユニットから読込んでデータメモリに書込むデータ交
換手段を備えているので、演算処理部がデータメモリに
書込んだオンオフ情報が、入出力ユニットに転送される
前に、入出力ユニットから謙込まれたオンオフ情報によ
って破壊されることがなく、各番地に接続されたユニッ
トが入力ユニットであるのか出力ユニットであるのかを
判別してオンオフ情報の転送を行わなくてもよい。

したがって、入力ユニットと出力ユニットを任意の番地
に自由な比率で接続できる利点がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は第１図のシーケンスコントローラのデータ交換動作を
説明するためのフローチャート。第３図はデータメモリ２２，２３に対して行われるデー
タ処理の変化を表わすタイムチャート、第４図は本発明
の第２実施例を示すブロック図である。１１……入力ユ
ニット、１２……出力ユニット、２１・・・・・・演算
処理部、２２，２３・・・・・・データメモリ、２４・
・・・・・データ交換回路、２４・・・・・・アドレス
データ、３０・・・・・・演算処理装置、３１・・・・
・・プログラムメモリ、３２……プログラムカウンタ、
３４・・・・・・クロツク発生回路、３５・・・・・・
入出力アドレスカウンタ、４０……出力データメモリ、
４１…・・・論理ゲート、ＡＧＩ〜ＡＧ６・・・・・・
アンドゲート、ＦＦＩ〜ＦＦ４・・・・・・フリツプフ
ロツプ、ＧＩ〜ＧＩ２……ゲート、ＯＧＩ〜ＯＧ７……
オアゲート。図下オ２図図〜下図寸七

Claims

【特許請求の範囲】

１プログラムメモリに記憶されたシーケンスプログラ
ムを実行する演算処理部と、リミツトスイツチ等の入力
要素およびリレー等の出力要素が接続された入出力ユニ
ツトと、この入出力ユニツトと前記演算処理部との間に
設けられたデータメモリと、このデータメモリと前記入
出力ユニツトとの間でオンオフ情報を交換するデータ交
換手段とから成るシーケンスコントローラにおいて、前
記演算処理部に接続された入出力用のバスラインと、前
記入出力ユニツトに接続される入出力要素の各アドレス
に対応した記憶エリアを有する２組のデータメモリと、
少なくとも前記演算処理部によるシーケンスプログラム
の読出し実行時間よりも長い時間間隔で信号を出力する
タイミング信号発生手段と、このタイミング信号発生手
段からの信号によつてゲートの切換えを行い一方のデー
タメモリが前記入出力用バスラインに接続されている期
間は他方のデータメモリが入出力ユニツトに接続され他
方のデータメモリが前記入出力用バスラインに接続され
ている期間は前記一方のデータメモリが入出力ユニツト
に接続されるようにするメモリ切換手段と、前記データ
メモリの切換えが行われる度に全ての入出力要素に対応
したオンオフ信号を前記データメモリから前記入出力ユ
ニツトに送出し、この後で、全ての入出力要素のオンオ
フ情報を前記入出力ユニツトから読込んで前記データメ
モリに書込むデータ交換手段とを設けたことを特徴とす
るシーケンスコントローラ。