JPS6027985A - 論理回路設計装置 - Google Patents
論理回路設計装置Info
- Publication number
- JPS6027985A JPS6027985A JP58138215A JP13821583A JPS6027985A JP S6027985 A JPS6027985 A JP S6027985A JP 58138215 A JP58138215 A JP 58138215A JP 13821583 A JP13821583 A JP 13821583A JP S6027985 A JPS6027985 A JP S6027985A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- pattern
- test method
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は論理回路の設計を支援するための論理回路設
計装置に１！１するものである。
計装置に１！１するものである。
薗理回路情報全入力する入力装置と、回路図等の表示印
字の為の出力装置と、データ処理のだめの演算処理装置
と、論理回路情報を蓄積する為のデータ管理装置とを備
えて、論理回路の設計を支１麦する論理回路設計装置は
従来よく知られている。
字の為の出力装置と、データ処理のだめの演算処理装置
と、論理回路情報を蓄積する為のデータ管理装置とを備
えて、論理回路の設計を支１麦する論理回路設計装置は
従来よく知られている。
このような従来の論理回路設計装置の支援によって設計
された論理回路は、その基本機能においては、要求され
る基本機能を充分に満足させている。然し、一般に論理
回路では、当該回路のテストが容易に実行できることが
要求され、このため、基本機能ヲ満す回路に、適宜な回
路全付加してテストが容易な論理回路を構成する設訂が
行われている。このよりにテスト容易化回路全付加する
設計は従来の論理回路設計装置の支援外の作業で、この
作業は従来は設計者自身が行わねばならなかった。
された論理回路は、その基本機能においては、要求され
る基本機能を充分に満足させている。然し、一般に論理
回路では、当該回路のテストが容易に実行できることが
要求され、このため、基本機能ヲ満す回路に、適宜な回
路全付加してテストが容易な論理回路を構成する設訂が
行われている。このよりにテスト容易化回路全付加する
設計は従来の論理回路設計装置の支援外の作業で、この
作業は従来は設計者自身が行わねばならなかった。
このようなテスト容易化回路付加設計は、論理回路の本
来の機能設計外の作業であり、論理回路設計装置の支援
なしに設計しなければならぬ事は、設計者にとって大き
な負担となっていた。
来の機能設計外の作業であり、論理回路設計装置の支援
なしに設計しなければならぬ事は、設計者にとって大き
な負担となっていた。
この発明は、上記のような従来のものの欠点全除去する
ためになされたもので、論理回路設計装置にテスト容易
化回路自動付加機構を付加することにより、テスト容易
化回路の付加された論理回路の設計作業を支援すること
ができる論理回路設計装置を提供すること全目的として
いる。
ためになされたもので、論理回路設計装置にテスト容易
化回路自動付加機構を付加することにより、テスト容易
化回路の付加された論理回路の設計作業を支援すること
ができる論理回路設計装置を提供すること全目的として
いる。
以下この発明の実施例を図について説明する。
第１図はこの発明の一実施例を示すブロック図で、図に
おいて、ｔｌｌＵ入力装置、（２）は出力装置、（３１
は演算処理装置、（４１はデータ管理装置、（５）はテ
スト容易化回路自動付加機構である。入力装置（１）、
出力装置（２）、演算処理装置（３）、データ管理装置
（４１の部分）Ｉ従来の論理回路設計装置に相当し、入
力装置（１）と出力装置（２）とによりマン・マシン・
インクフェイスを構成し、所望の＠理回路の設計作業に
おいて設計者を支援し、設計済みの論理回路図（回路図
を表すコードによって記憶されるりはデータ管理装置（
４１内に格納されることは従来よく知られているので、
その説明を省略する。
おいて、ｔｌｌＵ入力装置、（２）は出力装置、（３１
は演算処理装置、（４１はデータ管理装置、（５）はテ
スト容易化回路自動付加機構である。入力装置（１）、
出力装置（２）、演算処理装置（３）、データ管理装置
（４１の部分）Ｉ従来の論理回路設計装置に相当し、入
力装置（１）と出力装置（２）とによりマン・マシン・
インクフェイスを構成し、所望の＠理回路の設計作業に
おいて設計者を支援し、設計済みの論理回路図（回路図
を表すコードによって記憶されるりはデータ管理装置（
４１内に格納されることは従来よく知られているので、
その説明を省略する。
テス） ＩＪ−易化回路自動付加機構（５１は）・−ド
ウエア又はプログラム制御によるソフトウェアによって
実現され、テスト容易化回路イ；］加部発見機構（６）
、テスト方式判定選択機構（７）、テストネハ易化回路
付ｎＩＩ機構１８）、副作用判定機構（９）により（１
り成される。
ウエア又はプログラム制御によるソフトウェアによって
実現され、テスト容易化回路イ；］加部発見機構（６）
、テスト方式判定選択機構（７）、テストネハ易化回路
付ｎＩＩ機構１８）、副作用判定機構（９）により（１
り成される。
第２図は第１図のテスト容易化回路自動付加機構（５）
の動作を示すフローチャートで、図において（２０１）
乃至（２０８） ｕ各プログラムステップである。
の動作を示すフローチャートで、図において（２０１）
乃至（２０８） ｕ各プログラムステップである。
寸だ、第３図は第１図のテスト容易化回路付加部発見機
構の動作を示す説明図であり、図において（１０）（但
しｉ ＝ ａ 、・・・ｔ）は基本パターン、（ｌＩＪ
）（但しｊ ＝ ａ 、・・・ｍ）は回路パターン、（
２）はデータ管理装置（４１に格納きれている設計済み
の論理回路図であジ、この明細書では仮に入力回路図ａ
ａという。回路パターン（１１ａ〜ｌ１ｍ）は入力回路
図（２）の各部分である。
構の動作を示す説明図であり、図において（１０）（但
しｉ ＝ ａ 、・・・ｔ）は基本パターン、（ｌＩＪ
）（但しｊ ＝ ａ 、・・・ｍ）は回路パターン、（
２）はデータ管理装置（４１に格納きれている設計済み
の論理回路図であジ、この明細書では仮に入力回路図ａ
ａという。回路パターン（１１ａ〜ｌ１ｍ）は入力回路
図（２）の各部分である。
第４図は、第１図のテスト容易化回路付加機構（８１に
より付加された回路情報がデータ管理装置（４１内に格
納された状態を示すフォーマット図であり、図において
、（［りは回路情報構造テーブルであり、（１４ｋ）（
但しに＝ａ、・・・ｎ）は回路情報における結線データ
であり、その構造は（状況タグンと（結線情報ンより成
っている。
より付加された回路情報がデータ管理装置（４１内に格
納された状態を示すフォーマット図であり、図において
、（［りは回路情報構造テーブルであり、（１４ｋ）（
但しに＝ａ、・・・ｎ）は回路情報における結線データ
であり、その構造は（状況タグンと（結線情報ンより成
っている。
次ＶＣ，第１図の装置の動作について説明する。
入力装置ｌｊ ｆｉ＋、出力装置（２）、演算処理装置
（３ｊ１データ管理装置（４１を従来の論理回路設計装
置として動作させて作成した入力回路図αつはデータ管
理装置（４１内に格納されている。また、各種の基本パ
ターン（１０ｉ）はデータ管理装置（４１内に固定デー
タとして格納されているが、演算処理装置＋３１の制御
により順次読出され、この読出された基本パターン（１
０ｉ）に対応する回路パターン（ｌｌｊ ） が入力回
路図（６）中に発見されるか否かが検索される。この処
理が第２図にテスト容易化回路付加部発見処理（２０２
）として示されるステップである。ステンプ（２０３）
でステップ（２０２）の結果の判定が行われ発見しなか
った場合はステップ（２０４）にうつυ、基本パターン
（１０□〕に対する処理全路り、次の基本パターン（１
０１＋１）に対するステップ（２０１）から書開始する
。ただし、基本ノくターン（ｉ ｏｔ）についての処理
を終了した場合はステップ（２０１）にもどらず第２図
の処ｔｌ終了する。
（３ｊ１データ管理装置（４１を従来の論理回路設計装
置として動作させて作成した入力回路図αつはデータ管
理装置（４１内に格納されている。また、各種の基本パ
ターン（１０ｉ）はデータ管理装置（４１内に固定デー
タとして格納されているが、演算処理装置＋３１の制御
により順次読出され、この読出された基本パターン（１
０ｉ）に対応する回路パターン（ｌｌｊ ） が入力回
路図（６）中に発見されるか否かが検索される。この処
理が第２図にテスト容易化回路付加部発見処理（２０２
）として示されるステップである。ステンプ（２０３）
でステップ（２０２）の結果の判定が行われ発見しなか
った場合はステップ（２０４）にうつυ、基本パターン
（１０□〕に対する処理全路り、次の基本パターン（１
０１＋１）に対するステップ（２０１）から書開始する
。ただし、基本ノくターン（ｉ ｏｔ）についての処理
を終了した場合はステップ（２０１）にもどらず第２図
の処ｔｌ終了する。
基本パターン（１０ｉ）に対応する回路ノくターンを入
力回路図（６）中に発見した場合は、ステップ（２０５
）にうつり、テスト方式判定選択機構（７）により上記
対応する基本パターン（１０ｉ）について記憶されてい
るテスト方式のうちから一つのテスト方式を選定し、次
はステップ（２０６）にうつり、テストｙ易化回路伺刈
１（幾４’ｆ’ｊ １８１により当該回路）くターンに
上記テスト方式に対比、するテスト容易化回路全付加す
る。この際、第４図に示すように、変更された回路情報
ｒよ、新しい状況の情報をもった（状況タグ〕と（結線
情報）としてデータ管理装置（４）に格納される。
力回路図（６）中に発見した場合は、ステップ（２０５
）にうつり、テスト方式判定選択機構（７）により上記
対応する基本パターン（１０ｉ）について記憶されてい
るテスト方式のうちから一つのテスト方式を選定し、次
はステップ（２０６）にうつり、テストｙ易化回路伺刈
１（幾４’ｆ’ｊ １８１により当該回路）くターンに
上記テスト方式に対比、するテスト容易化回路全付加す
る。この際、第４図に示すように、変更された回路情報
ｒよ、新しい状況の情報をもった（状況タグ〕と（結線
情報）としてデータ管理装置（４）に格納される。
次はステップ（２０７）にうつり副作用判定処理が副作
用判定機構（９）により行われる。ステップ（２０７）
では、各種シミュレータ（タイミングシミュレータ、論
理シミュレータ等）により、テスト容易化回路を回路パ
ターンに付加することにより、入力回路図（６）の基本
機能が損われることがないかどうかが判定される。ステ
ップ（２０８）はステップ（，２０７）の判定結果で、
ＮＯの場合は（副作用が発生する場合）ステップ（２０
９）にうつり、テスト方式変更を指示する。この際には
第４図に示す（状況タグ）の内容により元の回路にもど
してから、ステップ（２０５）の処理に帰りステップ（
２０５）は次のテスト方式を決定し、上記と同様の処理
を竹う。ステップ（，２０８）がＹＥＳの場合はステッ
プ（２０２）にもどり、同一の基本パターン（１０１）
に対応する次の回路ノζターンを入力回路図αａ内につ
いて検索する。このようにして一つの基本ノ（ターン（
１０ｉ）に対応するすべての回路パターンの処理が終る
と、ステップ（２０３）の判定はＮｏとなり、ステップ
（２０４）にうつり、基本パターンを次の（ｌＯ１＋□
９に変更して、ステップ（２０１）から再開始する。す
べての基本ノ（ターンに対する処理（１０、）（ｉ ＝
ａ〜ｔ）が終ると第１図の装置によるすべての処理が
終了する。これらのステップ中、ステップ＜２０５）、
（２０６）、（２０７）、（２０Ｂ）ＶＣ二より構成さ
れるループは試行錯誤的にテスト回路を決定する処理を
行っているつ なお、上記実施例では、テスト谷易化回路自動（＝ｊ力
１１磯横（５）の動作を第２図のプログラムステップで
示したが、テスト容易化回路自動付加機構（５１がハー
ドウェアで構成される場合の動作も同様である。
用判定機構（９）により行われる。ステップ（２０７）
では、各種シミュレータ（タイミングシミュレータ、論
理シミュレータ等）により、テスト容易化回路を回路パ
ターンに付加することにより、入力回路図（６）の基本
機能が損われることがないかどうかが判定される。ステ
ップ（２０８）はステップ（，２０７）の判定結果で、
ＮＯの場合は（副作用が発生する場合）ステップ（２０
９）にうつり、テスト方式変更を指示する。この際には
第４図に示す（状況タグ）の内容により元の回路にもど
してから、ステップ（２０５）の処理に帰りステップ（
２０５）は次のテスト方式を決定し、上記と同様の処理
を竹う。ステップ（，２０８）がＹＥＳの場合はステッ
プ（２０２）にもどり、同一の基本パターン（１０１）
に対応する次の回路ノζターンを入力回路図αａ内につ
いて検索する。このようにして一つの基本ノ（ターン（
１０ｉ）に対応するすべての回路パターンの処理が終る
と、ステップ（２０３）の判定はＮｏとなり、ステップ
（２０４）にうつり、基本パターンを次の（ｌＯ１＋□
９に変更して、ステップ（２０１）から再開始する。す
べての基本ノ（ターンに対する処理（１０、）（ｉ ＝
ａ〜ｔ）が終ると第１図の装置によるすべての処理が
終了する。これらのステップ中、ステップ＜２０５）、
（２０６）、（２０７）、（２０Ｂ）ＶＣ二より構成さ
れるループは試行錯誤的にテスト回路を決定する処理を
行っているつ なお、上記実施例では、テスト谷易化回路自動（＝ｊ力
１１磯横（５）の動作を第２図のプログラムステップで
示したが、テスト容易化回路自動付加機構（５１がハー
ドウェアで構成される場合の動作も同様である。
以」−のようにこの発明匡よれば、テスト容易化回路性
ＪＪ１１部発見機構、テスト方式判定選択機構、テスト
容易化回路付加機構、副作用判定機構及びタグ全利用し
たデータ管理装置を論理回路設計装置内に内蔵したので
、従来人手で行っていたテスト容易化回路設計が自動化
できるという効果がある。
ＪＪ１１部発見機構、テスト方式判定選択機構、テスト
容易化回路付加機構、副作用判定機構及びタグ全利用し
たデータ管理装置を論理回路設計装置内に内蔵したので
、従来人手で行っていたテスト容易化回路設計が自動化
できるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のテスト容易化回路自動付加機構の動作を説明
するフローチャート、第３図１−１：第１図のテスト容
易化回路付加部発見機構の動作を示す説明図、第４図は
付７Ｊｌｉされた回路情報が格納された状態を示すフォ
ーマット図である。 （１１・・・入力装置〆、（２）・・・出力装置、（３
）・・・演算処理装置、（４１・・・データ管理装置、
（５１・・・テスト容易化回路自動付加機構、（６）・
・・テスト容易化回路付力ロ部発見機構、（７）・・・
テスト方式判定選択機構、１８）・・・テスト容易化回
路付加機構、（９）・・・副作用判定機構、（１０□）
（ｉ＝ａ、・・・ｔ）・・・基本パターン、（１１ｊ）
（ｊ＝ａ＊・・・ｍ）・・・回路パターン、ｕ３・・・
入力回路図。 代理人 大 岩 増 雄 第２図
は第１図のテスト容易化回路自動付加機構の動作を説明
するフローチャート、第３図１−１：第１図のテスト容
易化回路付加部発見機構の動作を示す説明図、第４図は
付７Ｊｌｉされた回路情報が格納された状態を示すフォ
ーマット図である。 （１１・・・入力装置〆、（２）・・・出力装置、（３
）・・・演算処理装置、（４１・・・データ管理装置、
（５１・・・テスト容易化回路自動付加機構、（６）・
・・テスト容易化回路付力ロ部発見機構、（７）・・・
テスト方式判定選択機構、１８）・・・テスト容易化回
路付加機構、（９）・・・副作用判定機構、（１０□）
（ｉ＝ａ、・・・ｔ）・・・基本パターン、（１１ｊ）
（ｊ＝ａ＊・・・ｍ）・・・回路パターン、ｕ３・・・
入力回路図。 代理人 大 岩 増 雄 第２図
Claims (1)
- （１）論理回路情報の入力装置と、この入力装置から入
力した論理回路情報に必要な処理を施す演算処理装置と
、この演算処理装置で処理した結果を記憶しかつ記憶内
容全上記演算処理装置の要求に応じて出力するデータ管
理装置と、このデータ管理装置の記憶内容を表示する出
力装置と全備えて論理回路の設計を支援する論理回路設
計装置において、 上記データ管理装置の固定記憶領域内にテスト回路を追
加されるべき論理回路図の各種の基本パターンと、その
テスト方式とを対応して記憶する手段と、 上記各種の基本パターンを順次読出し、この読出した基
本パターンに相当する回路パターンをデータ管理装置内
に人力し、格納された基本機能に関し設計済みの論理回
路図から検索するテスト容易化回路付加部発見機構と、 このテスト容易化回路付加部発見機構によって検索され
た回路パターンについて、当該基本パターンのテスト方
式中から一つのテスト方式を選定するテスト方式判定選
択機構と、 このテスト方式判定選択機構により選定されたテスト方
式に基づきテスト容易化回路を当該基本パタンに付加す
るテスト容易化回路イ」力１機構と、このテスト容易化
回路付加機構によりテスト容易化回路が付加された回路
パターンについて、上記入力回路図の基本機能を損うこ
とがないがということを判定する副作用判定機構と、 こり副作用判定機構により、上記テスト容易化回路が付
加された回路パターンが上記入力回路図の基本機能を損
うと判定されたときは、当該回路パターンに対し選定さ
れたテスト方式全変更する手段とを備えたことを特徴と
する論理回路設計装置。 ＋ｚｇテスト’６−易化回路付加機構に、テスト方式判
定選択機構により選定されたテスト方式に基づき、試行
錯誤的に付加すべきテスト容易化回路を決定することを
特徴とする特許請求の範囲第１項記載の論理回路設計装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138215A JPS6027985A (ja) | 1983-07-26 | 1983-07-26 | 論理回路設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138215A JPS6027985A (ja) | 1983-07-26 | 1983-07-26 | 論理回路設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027985A true JPS6027985A (ja) | 1985-02-13 |
Family
ID=15216770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138215A Pending JPS6027985A (ja) | 1983-07-26 | 1983-07-26 | 論理回路設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027985A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480883A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Scanning circuit converting method |
-
1983
- 1983-07-26 JP JP58138215A patent/JPS6027985A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480883A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Scanning circuit converting method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6425116B1 (en) | Automated design of digital signal processing integrated circuit | |
| US5301318A (en) | Hierarchical netlist extraction tool | |
| JPH03257671A (ja) | 設計取り込みシステム | |
| JP3150611B2 (ja) | パターン発生装置 | |
| US7086019B2 (en) | Systems and methods for determining activity factors of a circuit design | |
| JPS6027985A (ja) | 論理回路設計装置 | |
| EP0917049A2 (en) | Simulation model for a digital system | |
| EP1115072A2 (en) | Gate addressing system for logic simulation machine | |
| JP2000113024A (ja) | ネットリスト生成方法及びネットリスト生成装置 | |
| JP3537217B2 (ja) | 電子回路設計シミュレーション・テスト装置 | |
| JPH0480876A (ja) | シミュレーション方法 | |
| JP2982418B2 (ja) | 機能シミュレーション装置 | |
| JP3639965B2 (ja) | モデル賃金出力装置 | |
| JPH1185490A (ja) | エンジニアリングシステム | |
| JPS6152748A (ja) | マイクロコンピユ−タ開発装置のトレ−ス選択方式 | |
| JPH02148136A (ja) | プログラム部品の自動決定方式 | |
| JP2004118443A (ja) | Ｌｓｉ回路のリグレッションテストシステム、及びそれに用いる装置とそのリグレッションテスト方法 | |
| Correia et al. | Minimizing the problem of logic testing by the interaction of a design group with user-oriented facilities | |
| JPH0778195A (ja) | 回路設計ｃａｄにおけるデータ更新方式 | |
| KR970010023B1 (ko) | 테스트 프로그램의 생성방법 | |
| JPH0477872A (ja) | 設計情報検証支援方法及びその装置 | |
| Bian et al. | Model and algorithm for VHDL high-level and hierarchical simulation with debug function | |
| JPH1021271A (ja) | 論理回路設計支援装置 | |
| JP2007272649A (ja) | プリント基板パターン設計装置およびプログラム | |
| JPH04333980A (ja) | 自動配置配線装置 |