JPS6028469B2 - フアクシミリの副走査方法 - Google Patents
フアクシミリの副走査方法Info
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- JPS6028469B2 JPS6028469B2 JP14303180A JP14303180A JPS6028469B2 JP S6028469 B2 JPS6028469 B2 JP S6028469B2 JP 14303180 A JP14303180 A JP 14303180A JP 14303180 A JP14303180 A JP 14303180A JP S6028469 B2 JPS6028469 B2 JP S6028469B2
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Description
【発明の詳細な説明】
この発明は、冗長度抑圧符号化技術を用いるファクシミ
リの副走査方法に関するものである。
リの副走査方法に関するものである。
従来、冗長度抑圧符号化技術を用いるフアクシミリでは
、１ラインで発生する符号ビット数は、原稿の簡単な部
分では少なく、複雑な部分では多くなり一定ではない。
そこで、一定の伝送速度で符号化信号を送受信する場合
、１ライン毎の符号化信号の発生が時間的に変動するた
め、副走査を起動・停止の繰返し‘こよる間欠送りする
ように構成されていた。したがって、以下のような欠点
があった。■ 起動・停止のステップ応答が整定するま
で記録が不可能なため、副走査の高速化が困難である。
、１ラインで発生する符号ビット数は、原稿の簡単な部
分では少なく、複雑な部分では多くなり一定ではない。
そこで、一定の伝送速度で符号化信号を送受信する場合
、１ライン毎の符号化信号の発生が時間的に変動するた
め、副走査を起動・停止の繰返し‘こよる間欠送りする
ように構成されていた。したがって、以下のような欠点
があった。■ 起動・停止のステップ応答が整定するま
で記録が不可能なため、副走査の高速化が困難である。
■ 起動・停止の動作に伴って歯車等の伝達系，送信原
稿等が振動し、騒音が発生する。
稿等が振動し、騒音が発生する。
■ 負荷変動等に伴う起動・停止のステップ応答の乱れ
による送りむらが生じる。
による送りむらが生じる。
この発明は、これらの欠点を除去するため、１ラインの
副走査をＰ個のブロックに分割し、前記分割された副走
査の各ブロックの駆動速度を符号化情報量により選択し
、かつ主走査もＭ個のブロックに分割し、前記分割され
たＰ個の副走査ブロックの駆動と、前記分割されたＭ個
の手走査ブロックの読取り、あるいは記録の同期をとる
ようにしたもので、その目的は副走査の駆動を滑らかに
して低騒音化，高速化をはかり、かつ送りむらを小さく
して画品質の向上を図ることにある。
副走査をＰ個のブロックに分割し、前記分割された副走
査の各ブロックの駆動速度を符号化情報量により選択し
、かつ主走査もＭ個のブロックに分割し、前記分割され
たＰ個の副走査ブロックの駆動と、前記分割されたＭ個
の手走査ブロックの読取り、あるいは記録の同期をとる
ようにしたもので、その目的は副走査の駆動を滑らかに
して低騒音化，高速化をはかり、かつ送りむらを小さく
して画品質の向上を図ることにある。
以下この発明について説明する。第１図はこの発明はお
けるＰ個に分割された副走査（以下、副走査ブロックと
いう）の駆動速度の−設定例を示すものであり、副走査
ブロック毎に発生する符号化ビット数Ｂｉ／Ｐ〔ｂｉｔ
／ｂｌｏｃｋ〕と副走査ブロックの駆動速度Ｖｉ〔ｂｌ
ｏｃｋ／ｓｅｃ〕との関係を図示したものである。
けるＰ個に分割された副走査（以下、副走査ブロックと
いう）の駆動速度の−設定例を示すものであり、副走査
ブロック毎に発生する符号化ビット数Ｂｉ／Ｐ〔ｂｉｔ
／ｂｌｏｃｋ〕と副走査ブロックの駆動速度Ｖｉ〔ｂｌ
ｏｃｋ／ｓｅｃ〕との関係を図示したものである。
以下にＮ個の副走査ブロックの駆動速度の設定方法につ
いて説明する。ファクシミリにおいて、ライン単位に発
生する符号化ビット数の最大値Ｂｍａｘ〔ｂｉｔ／ｌｉ
ｎｅ〕と最小値Ｂｍｉｎ〔ｂｉｔノーｉ肥〕は符号化方
式およびファクシミリ装置の最小伝送時間等により決定
される。
いて説明する。ファクシミリにおいて、ライン単位に発
生する符号化ビット数の最大値Ｂｍａｘ〔ｂｉｔ／ｌｉ
ｎｅ〕と最小値Ｂｍｉｎ〔ｂｉｔノーｉ肥〕は符号化方
式およびファクシミリ装置の最小伝送時間等により決定
される。
従って副走査ブロック毎に発生する最大符号化ビット数
は、１ラインの最大符号化ビット数ＫＢｍａｘ〔ｂｉｔ
ノーｉ肥〕を、副走査の分割数Ｐで測つた値Ｂｍａｘ／
Ｐ〔ｂｉｔ／ｂｌｃｏｋ〕で示される。また副走査ブロ
ック毎に発生する最小符号化ビット数は、１ラインの最
小符号化ビット数Ｂｍｉｎ〔ｂｉｔ／ｌｉｎｅ〕よりＢ
ｍｉｎ／Ｐ〔ｂｉｔ／ｂｌｏｃｋ〕により近似的に示さ
れる。ここで、副走査ブロックの駆動速度は、各副走査
ブロックの符号化ビット数の伝送時間に対応させ、伝送
速度をｆ〔ｂｉｔ／ｓｅｃ〕とすると、最大副走査ブロ
ック駆動速度Ｖ，〔ｂｌｏｃｋ／ｓｅｃ〕，最小副走査
ブロック駆動速度ＶＮ〔ｂｌｏｃｋ／ｓｅｃ〕はそれぞ
れ下記第（１’，■式で示される。Ｖ，＝ｆ・Ｐ／Ｂｍ
ｉａ〔ｂｌｏｃｋ／ｓｅｃ〕 ．・・…ｍＶＮｆ・
Ｐ／Ｂｍａｘ〔ｂｌｏｃｋ／ｓｅｃ〕 ．・．．・
．【２）また、残り（Ｎ−２）個の副走査ブロックの駆
動速度Ｖ２，Ｖ３・・・・・・，Ｖ（Ｎ−，）の設定は
、機構系の追従特性を考慮し副走査ブロックの駆動速度
が一段階変化しても（Ｖｉ→Ｖ（ｉ＋，）またはＪｉ−
Ｖ（ｉ‐，）、滑らかな副走査の駆動動作が実現でき、
送りむらが少なく、ある一定の画品質が得られ、かつ騒
音等が発生しないように設定すればよい。
は、１ラインの最大符号化ビット数ＫＢｍａｘ〔ｂｉｔ
ノーｉ肥〕を、副走査の分割数Ｐで測つた値Ｂｍａｘ／
Ｐ〔ｂｉｔ／ｂｌｃｏｋ〕で示される。また副走査ブロ
ック毎に発生する最小符号化ビット数は、１ラインの最
小符号化ビット数Ｂｍｉｎ〔ｂｉｔ／ｌｉｎｅ〕よりＢ
ｍｉｎ／Ｐ〔ｂｉｔ／ｂｌｏｃｋ〕により近似的に示さ
れる。ここで、副走査ブロックの駆動速度は、各副走査
ブロックの符号化ビット数の伝送時間に対応させ、伝送
速度をｆ〔ｂｉｔ／ｓｅｃ〕とすると、最大副走査ブロ
ック駆動速度Ｖ，〔ｂｌｏｃｋ／ｓｅｃ〕，最小副走査
ブロック駆動速度ＶＮ〔ｂｌｏｃｋ／ｓｅｃ〕はそれぞ
れ下記第（１’，■式で示される。Ｖ，＝ｆ・Ｐ／Ｂｍ
ｉａ〔ｂｌｏｃｋ／ｓｅｃ〕 ．・・…ｍＶＮｆ・
Ｐ／Ｂｍａｘ〔ｂｌｏｃｋ／ｓｅｃ〕 ．・．．・
．【２）また、残り（Ｎ−２）個の副走査ブロックの駆
動速度Ｖ２，Ｖ３・・・・・・，Ｖ（Ｎ−，）の設定は
、機構系の追従特性を考慮し副走査ブロックの駆動速度
が一段階変化しても（Ｖｉ→Ｖ（ｉ＋，）またはＪｉ−
Ｖ（ｉ‐，）、滑らかな副走査の駆動動作が実現でき、
送りむらが少なく、ある一定の画品質が得られ、かつ騒
音等が発生しないように設定すればよい。
第２図はこの発明をファクシミリ受信機に適用、した場
合の一実施例であって、１はモデム、２はバッファメモ
リ、３は複号化回路、４，５はラインメモリあるいはブ
ロックメモリ（以下ラインメモリという）、６ａ，６ｂ
は連動する切換スイッチ、７はバッファメモリ蓄積ビッ
ト数検出回路、８は副走査制御回路、９はバッファメモ
リ蓄積ビット数信号、１０はパルスモータ等の副走査用
モータ、１１はローラ、１２はピンチローラ、１３は記
録紙、１４は記録ドライバ、１５，１６はそれぞれ×側
，Ｙ側ドライバ出力線、１７は記録素子、１８はパルス
モータ等の駆動パルス送出線である。
合の一実施例であって、１はモデム、２はバッファメモ
リ、３は複号化回路、４，５はラインメモリあるいはブ
ロックメモリ（以下ラインメモリという）、６ａ，６ｂ
は連動する切換スイッチ、７はバッファメモリ蓄積ビッ
ト数検出回路、８は副走査制御回路、９はバッファメモ
リ蓄積ビット数信号、１０はパルスモータ等の副走査用
モータ、１１はローラ、１２はピンチローラ、１３は記
録紙、１４は記録ドライバ、１５，１６はそれぞれ×側
，Ｙ側ドライバ出力線、１７は記録素子、１８はパルス
モータ等の駆動パルス送出線である。
そして、バッファメモリ蓄積ビット数検出回路７は、前
副走査ブ。
副走査ブ。
ックの駆動終了時におけるバッファメモリ２の蓄積ビッ
ト数を検出し、副走査制御回路８に検出したビッド数を
示すバッファメモリ蓄積ビット数信号９を送るものであ
る。また、副走査制御回路８には第１図に示すようなＮ
個の副走査ブロックの駆動速度Ｖ，〜ＶＮが記録されて
おり、バッファメモリ蓄積ビット数検出回路７からのバ
ッファメモリ蓄積ビット数信号９が示す蓄積ビット数Ｋ
があらかじめ定められた第１および第２の基準値Ｋ，，
Ｋ２（ただしＫ，≦Ｋ２）の間にある場合、すなわち、
Ｋ，ＳＫ＜Ｋ２である場合は前副走査ブロックの駆動速
度Ｖｉを、０＜Ｋくｋ，である場合には前副走査ブロッ
クの駆動速度Ｖｉより一段階遅い駆動速度Ｖ（Ｍ）と、
Ｋ２＜Ｋである場合には、前副走査ブロックの駆動速度
Ｖｉより一段階遅い駆動速度で副走査を行わせる駆動パ
ルスを副走査用モーター川こ加えるものであり、このよ
うに副走査ブロックの駆動速度をバッファメモリ２へ蓄
積ビット数により変えるようにすることにより極めて滑
らかな副走査の動作が実現でき、バツフアメモリ２のオ
ーバフロー、アンダフローを防止できる。また、副走査
用モーテ１０はローラ１１、ピンチローラ１２に挟圧さ
れた記録紙１３の副走査を行うものであり、１ラインを
Ｐ回に分けて副走査するものである。次に動作について
説明する。
ト数を検出し、副走査制御回路８に検出したビッド数を
示すバッファメモリ蓄積ビット数信号９を送るものであ
る。また、副走査制御回路８には第１図に示すようなＮ
個の副走査ブロックの駆動速度Ｖ，〜ＶＮが記録されて
おり、バッファメモリ蓄積ビット数検出回路７からのバ
ッファメモリ蓄積ビット数信号９が示す蓄積ビット数Ｋ
があらかじめ定められた第１および第２の基準値Ｋ，，
Ｋ２（ただしＫ，≦Ｋ２）の間にある場合、すなわち、
Ｋ，ＳＫ＜Ｋ２である場合は前副走査ブロックの駆動速
度Ｖｉを、０＜Ｋくｋ，である場合には前副走査ブロッ
クの駆動速度Ｖｉより一段階遅い駆動速度Ｖ（Ｍ）と、
Ｋ２＜Ｋである場合には、前副走査ブロックの駆動速度
Ｖｉより一段階遅い駆動速度で副走査を行わせる駆動パ
ルスを副走査用モーター川こ加えるものであり、このよ
うに副走査ブロックの駆動速度をバッファメモリ２へ蓄
積ビット数により変えるようにすることにより極めて滑
らかな副走査の動作が実現でき、バツフアメモリ２のオ
ーバフロー、アンダフローを防止できる。また、副走査
用モーテ１０はローラ１１、ピンチローラ１２に挟圧さ
れた記録紙１３の副走査を行うものであり、１ラインを
Ｐ回に分けて副走査するものである。次に動作について
説明する。
ファクシミリ送信機（図示せず）側から順次送られてく
る第１ライン、第２ライン，・・・・・・の符号化信号
は、モデム１で復調され、バッファメモリ２に加えられ
蓄積される。バッファメモリ２に蓄積された符号化信号
は復号化回路３に送られて復号化され、ラインメモリ４
，５にライン単位で切換スイッチ６ａを介して交互に加
えられ、また、ラインメモリ４，５はその記憶内容を交
互に切換スイッチ６ｂを介して記録ドライバ１４に加え
る。すなわち、ラインメモリ４１こ復号化回路３からの
信号が加えられている間に、ラインメモリ５の記憶内容
が記録ドラィバ１４に加えられ、逆にラインメモリ５に
復号化回路３からの信号が加えられている間は、ライン
メモリ４の記録内容が記録ドライバ１４に加えられるの
である。記録ドライバ１４はラインメモリ４，５からの
画信号をＡビット単位として×側ドライバ出力線１４に
並列出力するとともに、Ｙ側ドライバ出力線１６により
主走査ブロックの一括印加する記録素子１７の主走査ブ
ロック位置を指定するブロック一括印加記録方式のもの
であり、各主走査ブロックの記録タイミングは、副走査
制御回路８からの駆動パルス送出線１８を介して送られ
てくる駆動パルスに同期させてある。
る第１ライン、第２ライン，・・・・・・の符号化信号
は、モデム１で復調され、バッファメモリ２に加えられ
蓄積される。バッファメモリ２に蓄積された符号化信号
は復号化回路３に送られて復号化され、ラインメモリ４
，５にライン単位で切換スイッチ６ａを介して交互に加
えられ、また、ラインメモリ４，５はその記憶内容を交
互に切換スイッチ６ｂを介して記録ドライバ１４に加え
る。すなわち、ラインメモリ４１こ復号化回路３からの
信号が加えられている間に、ラインメモリ５の記憶内容
が記録ドラィバ１４に加えられ、逆にラインメモリ５に
復号化回路３からの信号が加えられている間は、ライン
メモリ４の記録内容が記録ドライバ１４に加えられるの
である。記録ドライバ１４はラインメモリ４，５からの
画信号をＡビット単位として×側ドライバ出力線１４に
並列出力するとともに、Ｙ側ドライバ出力線１６により
主走査ブロックの一括印加する記録素子１７の主走査ブ
ロック位置を指定するブロック一括印加記録方式のもの
であり、各主走査ブロックの記録タイミングは、副走査
制御回路８からの駆動パルス送出線１８を介して送られ
てくる駆動パルスに同期させてある。
なお、この場合、主走査のブロック数Ｍと１ライン当り
の駆動パルス数Ｐ、すなわち副走査のブロック数Ｐとの
比を整数比にして、副走査ブロックの駆動パルスと各主
走査ブロックの記録タイミングとの同期を取っている。
の駆動パルス数Ｐ、すなわち副走査のブロック数Ｐとの
比を整数比にして、副走査ブロックの駆動パルスと各主
走査ブロックの記録タイミングとの同期を取っている。
また、第２図においてはラインメモリ（Ａ４判，紅ｏｔ
／脚で１７２鋤ｉｔ）として、４，５の２本を用いた場
合を示したが、用いる符号化方式が２次元符号化方式の
場合には符号化の参照用ラインメモリ１本が追加となる
。また、１次元符号化方式の場合にはラインメモリ（１
７２救ｉｔ）でなくブロックメモリ（Ｍ＝１２とする１
４４ｂｉｔ）を２本設けるだけでもよい。ただし、復号
化速度が小さい場合には、ラインメモリあるいはブロッ
クメモリは３本以上必要となる。また、第２図の実施例
においてはステップモータを駆動源として用いたが、直
流モータ等、他の駆動源を用いてもよい。また、各主走
査ブロックの記録タイミングは、駆動パルスの立上りで
も立下りでもよく、さらには駆動パルスより一定時間遅
延させた信号により各主走査ブロックの記録を行なって
もよい。
／脚で１７２鋤ｉｔ）として、４，５の２本を用いた場
合を示したが、用いる符号化方式が２次元符号化方式の
場合には符号化の参照用ラインメモリ１本が追加となる
。また、１次元符号化方式の場合にはラインメモリ（１
７２救ｉｔ）でなくブロックメモリ（Ｍ＝１２とする１
４４ｂｉｔ）を２本設けるだけでもよい。ただし、復号
化速度が小さい場合には、ラインメモリあるいはブロッ
クメモリは３本以上必要となる。また、第２図の実施例
においてはステップモータを駆動源として用いたが、直
流モータ等、他の駆動源を用いてもよい。また、各主走
査ブロックの記録タイミングは、駆動パルスの立上りで
も立下りでもよく、さらには駆動パルスより一定時間遅
延させた信号により各主走査ブロックの記録を行なって
もよい。
以上のように、バッファメモリ２の蓄積ビット数により
副走査ブロックの駆動速度を前副走査ブロックより一段
階遅くするか、そのまま維持するか、一段階速くするか
を各副走査ブロック毎に副走査の制御を行い、原則とし
て副走査を停止することなく、伝送路との整合をとるこ
とが可能となる。また、この発明をファクシミリ送信機
に適用する場合には受信機の場合とは逆にバッファメモ
リ蓄積ビット数がＫ，ＳＫＳＫ２ならば、前副走査ブロ
ックの駆動速度Ｖ，をそのまま維持し、０＜Ｋ＜Ｋ，な
らば前副走査ブロックの駆動速度Ｖｉより一段階速い駆
動速度Ｖ（ｉ‐，）を選択し、また、Ｋ２＜Ｋならば前
ブロックの駆動速度Ｖｉより一段階遅い駆動速度Ｖ（Ｍ
）を選択することにより受信機の場合と同様の効果を得
ることができる。
副走査ブロックの駆動速度を前副走査ブロックより一段
階遅くするか、そのまま維持するか、一段階速くするか
を各副走査ブロック毎に副走査の制御を行い、原則とし
て副走査を停止することなく、伝送路との整合をとるこ
とが可能となる。また、この発明をファクシミリ送信機
に適用する場合には受信機の場合とは逆にバッファメモ
リ蓄積ビット数がＫ，ＳＫＳＫ２ならば、前副走査ブロ
ックの駆動速度Ｖ，をそのまま維持し、０＜Ｋ＜Ｋ，な
らば前副走査ブロックの駆動速度Ｖｉより一段階速い駆
動速度Ｖ（ｉ‐，）を選択し、また、Ｋ２＜Ｋならば前
ブロックの駆動速度Ｖｉより一段階遅い駆動速度Ｖ（Ｍ
）を選択することにより受信機の場合と同様の効果を得
ることができる。
さらにこの発明においては副走査動作中に、議取り、記
録を行うため整定時間が必要なく高速化がはかれる。ま
た、バッファメモリ２の容量の大きさによっては、副走
査を一時停止させることもあるのは当然である。第３図
ａ〜ｄはこの発明による記録例を説明するための図で、
第３図ａは駆動パルスを示す図、第３図ｂは副走査ブロ
ックの駆動速度を示す図、第３図ｃは副走査の変位を示
す図、第３図ｄは記録例を示す図である。
録を行うため整定時間が必要なく高速化がはかれる。ま
た、バッファメモリ２の容量の大きさによっては、副走
査を一時停止させることもあるのは当然である。第３図
ａ〜ｄはこの発明による記録例を説明するための図で、
第３図ａは駆動パルスを示す図、第３図ｂは副走査ブロ
ックの駆動速度を示す図、第３図ｃは副走査の変位を示
す図、第３図ｄは記録例を示す図である。
これらの図においては、１ラインの副走査のブロック数
Ｐ＝５、主走査のブロック数Ｍ＝５とした場合であり、
各副走査ブロックの駆動速度の変化は、第１図の設定方
法で示したように、機構系の追従性を考慮し、送りむら
を一定値以下になるように設定されており、かつライン
単位または副走査ブロックの単位の副走査所要時間は変
化するが、副走査ブロックの駆動パルススおよび主走査
ブロックの記録タイミングの同期をとっているために第
３図ｄの記録例に示すように、ライン毎に記録はほぼ平
行となり、送りむらが減少し画品質が向上する。また、
第３図ｃの副走査位置に示すように、１ラインの中で駆
動速度に徐々に変化させているため、極めて滑らかな副
走査動作が実現でき騒音の低下が期待できる。なお、こ
の場合は１ラインの副走査ブロック数ｐと主走査ブロッ
ク数Ｍとの比を１：１にしたが、これに限られるもので
はなく、両者の比が整数比であれば送りむら等を考慮し
て任意に両者の比を決定することができる。
Ｐ＝５、主走査のブロック数Ｍ＝５とした場合であり、
各副走査ブロックの駆動速度の変化は、第１図の設定方
法で示したように、機構系の追従性を考慮し、送りむら
を一定値以下になるように設定されており、かつライン
単位または副走査ブロックの単位の副走査所要時間は変
化するが、副走査ブロックの駆動パルススおよび主走査
ブロックの記録タイミングの同期をとっているために第
３図ｄの記録例に示すように、ライン毎に記録はほぼ平
行となり、送りむらが減少し画品質が向上する。また、
第３図ｃの副走査位置に示すように、１ラインの中で駆
動速度に徐々に変化させているため、極めて滑らかな副
走査動作が実現でき騒音の低下が期待できる。なお、こ
の場合は１ラインの副走査ブロック数ｐと主走査ブロッ
ク数Ｍとの比を１：１にしたが、これに限られるもので
はなく、両者の比が整数比であれば送りむら等を考慮し
て任意に両者の比を決定することができる。
また、上記実施例においては、Ｎ個のブロックの駆動速
度の選択を一段階ずつ変化させたが、この発明はそれに
限定されるものではなく、送りむらを許容すれば、二段
階以上変化させてもよいことは云うまでもない。以上説
明したようにこの発明は、１ラインの副走査をＰ個の副
走査ブロックに分割し、Ｎ個の副走査ブロックの駆動速
度をあらかじめ設定しておき、前記Ｎ個の駆動速度のい
ずれか一つを順次選択するようにし、かつ、１ライン分
の主走査をＭ個のブロックに分割し、前記副走査ブロッ
ク数Ｐと主走査ブロック数Ｍとの比を整数比とし、副走
査ブロックの駆動タイミングと主走査ブロックの議取り
、記録タイミングの同期をとるようにしたもので、副走
査を停止することなく滑らかな動作が実現できる。さら
に、Ｎ個の駆動速度のいずれかの１つを一段階ずつ選択
できるようにしたので、送りむらが常に一定値以下にお
さえられ、かつ騒音を低下させることができる。従って
冗長度抑圧符号化技術を用いるファクシミリにおける副
走査の低騒音化，高速化ならびに高精度化が可能となり
、さらには送りむらの減少をはかるこができ、画品質を
向上することができる利点を有するものである。
度の選択を一段階ずつ変化させたが、この発明はそれに
限定されるものではなく、送りむらを許容すれば、二段
階以上変化させてもよいことは云うまでもない。以上説
明したようにこの発明は、１ラインの副走査をＰ個の副
走査ブロックに分割し、Ｎ個の副走査ブロックの駆動速
度をあらかじめ設定しておき、前記Ｎ個の駆動速度のい
ずれか一つを順次選択するようにし、かつ、１ライン分
の主走査をＭ個のブロックに分割し、前記副走査ブロッ
ク数Ｐと主走査ブロック数Ｍとの比を整数比とし、副走
査ブロックの駆動タイミングと主走査ブロックの議取り
、記録タイミングの同期をとるようにしたもので、副走
査を停止することなく滑らかな動作が実現できる。さら
に、Ｎ個の駆動速度のいずれかの１つを一段階ずつ選択
できるようにしたので、送りむらが常に一定値以下にお
さえられ、かつ騒音を低下させることができる。従って
冗長度抑圧符号化技術を用いるファクシミリにおける副
走査の低騒音化，高速化ならびに高精度化が可能となり
、さらには送りむらの減少をはかるこができ、画品質を
向上することができる利点を有するものである。
第１図はこの発明におけるＰ個に分割されたプロックの
駆動速度の一設定例を示す図、第２図はこの発明をファ
クシミリ受信機に適用した場合に一実施例を示すブロッ
ク図、第３図ａ〜ｄはこの発明による記録例を説明する
ための図で、第３図ａは駆動パルスを示す図、第３図ｂ
は副走査ブロックの駆動速度を示す図、第３図ｃは副走
査の変位を示す図、第３図ｄは記録例を示す図である。 図中、１はモデム、２はバッファメモリ、３は復号化回
路、４，５はラインメモリあるいはブロックメモリ、６
ａ，６ｂは切襖スイッチ、７はバッファメモリ蓄積ビッ
ト数検出回路、８は副走査制御回路、９はバッファメモ
リ蓄積ビット数信号、１０は副走査用モータ、１１はロ
ーラ、１２はピンチローラ、１３は記録紙、１４は記録
ドライバ、１５，１６はそれぞれ×側、Ｙ側ドライバ出
力線、１７は記録素子、１８は駆動パルス送出線である
。第１図 第３図 図 Ｎ 船
駆動速度の一設定例を示す図、第２図はこの発明をファ
クシミリ受信機に適用した場合に一実施例を示すブロッ
ク図、第３図ａ〜ｄはこの発明による記録例を説明する
ための図で、第３図ａは駆動パルスを示す図、第３図ｂ
は副走査ブロックの駆動速度を示す図、第３図ｃは副走
査の変位を示す図、第３図ｄは記録例を示す図である。 図中、１はモデム、２はバッファメモリ、３は復号化回
路、４，５はラインメモリあるいはブロックメモリ、６
ａ，６ｂは切襖スイッチ、７はバッファメモリ蓄積ビッ
ト数検出回路、８は副走査制御回路、９はバッファメモ
リ蓄積ビット数信号、１０は副走査用モータ、１１はロ
ーラ、１２はピンチローラ、１３は記録紙、１４は記録
ドライバ、１５，１６はそれぞれ×側、Ｙ側ドライバ出
力線、１７は記録素子、１８は駆動パルス送出線である
。第１図 第３図 図 Ｎ 船
Claims (1)
- １ ラインの副走査をＰ個のブロツクに分割し、かつあ
らかじめ符号化ビツト数に対応したＮ個のそれぞれ異な
る前記ブロツクの駆動速度を設定し、あらかじめ設定し
たバツフアメモリの基準値Ｋ＿１，Ｋ＿２（Ｋ＿１≦Ｋ
＿２）と、このバツフアメモリに蓄積された符号化ビツ
ト数Ｋと比較し、次のブロツクの駆動速度の選択を、送
信時に０≦ｋ＜Ｋ＿１のとき一段階速い駆動速度，Ｋ＿
１≦Ｋ≦Ｋ＿２のとき前ブロツクの駆動速度と同じ速度
，Ｋ＿２＜Ｋのとき一段階遅い駆動速度に、受信時には
０≦Ｋ＜Ｋ＿１のとき一段階遅い駆動速度，Ｋ＿１≦Ｋ
≦Ｋ＿２のとき前記ブロツクの駆動速度と同じ速度，Ｋ
＿２＜Ｋのとき一段階遅い駆動速度に制限し、かつ１ラ
イン分の主走査をＭ個のブロツクに分割し、前記副走査
の分割数Ｐと前記主走査のブロツク数Ｍとの比を整数と
し、前記分割された副走査のタイミングと前記分割され
た主走査の読取り、あるいは記録のタイミングとを同期
させることを特徴とするフアクシミリの副走査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14303180A JPS6028469B2 (ja) | 1980-10-15 | 1980-10-15 | フアクシミリの副走査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14303180A JPS6028469B2 (ja) | 1980-10-15 | 1980-10-15 | フアクシミリの副走査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5767376A JPS5767376A (en) | 1982-04-23 |
| JPS6028469B2 true JPS6028469B2 (ja) | 1985-07-04 |
Family
ID=15329292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14303180A Expired JPS6028469B2 (ja) | 1980-10-15 | 1980-10-15 | フアクシミリの副走査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028469B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255157A (ja) * | 1985-05-07 | 1986-11-12 | Seiko Instr & Electronics Ltd | ラスタ型記録装置 |
| JPS62216585A (ja) * | 1986-03-18 | 1987-09-24 | Nec Corp | フアクシミリ受信機 |
| US5175632A (en) * | 1990-10-10 | 1992-12-29 | Fuji Xerox Co., Ltd. | Multiple image processing system |
| JP2951768B2 (ja) * | 1991-09-30 | 1999-09-20 | 東芝テック株式会社 | 記録装置 |
-
1980
- 1980-10-15 JP JP14303180A patent/JPS6028469B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5767376A (en) | 1982-04-23 |
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