JPS6029418B2 - メモリ−使用方法 - Google Patents
メモリ−使用方法Info
- Publication number
- JPS6029418B2 JPS6029418B2 JP796580A JP796580A JPS6029418B2 JP S6029418 B2 JPS6029418 B2 JP S6029418B2 JP 796580 A JP796580 A JP 796580A JP 796580 A JP796580 A JP 796580A JP S6029418 B2 JPS6029418 B2 JP S6029418B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- address
- memory circuit
- temporary
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明は、電子交換機における中央制御装置などのメモ
リー使用方法に関するものである。
リー使用方法に関するものである。
従来、電子交換機などの中央制御装置で使われている記
憶装置（以下メモリーと記す。）には、読み出し専用記
憶回路と一時記憶回路とがある。この時読み出し専用記
憶回路及び一時記憶回路の記憶領域として使用する場合
、読み出し専用記憶回路の記憶領域と一時記憶回路の記
憶領域はそれぞれに使用されている集積回路の記憶容量
によって制限され、番地により区切られている。これは
２５０ゞイト、１キロバィト、２キロバイト等の大きさ
がある。従ってそれ以下の記憶城の境界は設けられてい
ない。又、同機に読み出し専用記憶回路の記憶領域の途
中の一部分を一時記憶回路として使用する事もできない
という欠点があった。本発明の目的は同一の番地の記憶
領域を有する読み出し専用記憶回路及び一時記憶回路を
二重に設け、一時記憶回路として使用したい記憶領域の
番地（以下アドレスと記す。）の読み出し専用記、億回
路の内容（以下データと託す。）をある値に設定する事
により任意のアドレスを一時記憶回路として、使用でき
る様にするメモリー使用方法を提供することにある。次
に、本発明の実施例について、図面を参照して説明する
。
憶装置（以下メモリーと記す。）には、読み出し専用記
憶回路と一時記憶回路とがある。この時読み出し専用記
憶回路及び一時記憶回路の記憶領域として使用する場合
、読み出し専用記憶回路の記憶領域と一時記憶回路の記
憶領域はそれぞれに使用されている集積回路の記憶容量
によって制限され、番地により区切られている。これは
２５０ゞイト、１キロバィト、２キロバイト等の大きさ
がある。従ってそれ以下の記憶城の境界は設けられてい
ない。又、同機に読み出し専用記憶回路の記憶領域の途
中の一部分を一時記憶回路として使用する事もできない
という欠点があった。本発明の目的は同一の番地の記憶
領域を有する読み出し専用記憶回路及び一時記憶回路を
二重に設け、一時記憶回路として使用したい記憶領域の
番地（以下アドレスと記す。）の読み出し専用記、億回
路の内容（以下データと託す。）をある値に設定する事
により任意のアドレスを一時記憶回路として、使用でき
る様にするメモリー使用方法を提供することにある。次
に、本発明の実施例について、図面を参照して説明する
。
第１図は本発明の第１の実施例を説明するブロック図で
ある。
ある。
第１図において、読み出し専用記憶回路ＲＯＭ及び一時
記憶回路ＲＡＭは既に同じアドレス（この場合はＳＯＯ
Ｏ栃蜜地からＳＯ岬Ｆ番地までとする。ここでＳは１６
進数を示す。）が設定されているものとする。さらに読
み出し専用記憶回路ＲＯＭのアドレスＳＯＯＯＯからＳ
Ｏ０７Ｆには、有効なデータを、またアドレスＳＯ０８
０からＳＯ岬Ｆにはすでて０が書かれているものとする
。この条件のもとで、中央処理装置ＣＰＵが、読み出し
専用記憶回路ＲＯＭ及び一時記憶回路ＲＡＭのＳＯ０８
０番地の内容を読んだ場合について設明する。先ず、中
央処理装置ＣＰＵからのアドレス情報はアドレスバスを
通ってそれぞれの読み出し専用記憶回路ＲＯＭ又は一時
記憶回路ＲＡＭを指定する。
記憶回路ＲＡＭは既に同じアドレス（この場合はＳＯＯ
Ｏ栃蜜地からＳＯ岬Ｆ番地までとする。ここでＳは１６
進数を示す。）が設定されているものとする。さらに読
み出し専用記憶回路ＲＯＭのアドレスＳＯＯＯＯからＳ
Ｏ０７Ｆには、有効なデータを、またアドレスＳＯ０８
０からＳＯ岬Ｆにはすでて０が書かれているものとする
。この条件のもとで、中央処理装置ＣＰＵが、読み出し
専用記憶回路ＲＯＭ及び一時記憶回路ＲＡＭのＳＯ０８
０番地の内容を読んだ場合について設明する。先ず、中
央処理装置ＣＰＵからのアドレス情報はアドレスバスを
通ってそれぞれの読み出し専用記憶回路ＲＯＭ又は一時
記憶回路ＲＡＭを指定する。
ここではアドレス情報の上位８ビットが端子ＣＳＯ又は
ＣＳＩにチップセレクト信号として変換される。又、ア
ドレス情報の下位８ビットは、そのまま読み出し専用記
憶回路ＲＯＭ又は一時記憶回路ＲＡＭに入力される。本
発明の場合、読み出し専用記憶回路及び一時記憶回路に
は同じアドレスが設定されているので、端子ＣＳＯ及び
ＣＳＩへは同時に信号が来る。又、読み出し専用記憶回
路ＲＯＭ及び一時記憶回路ＲＡＭの端子ＡＯＯ〜Ａ０７
へも同時にアドレス情報の下位８ビットが入力される。
さらに読み出し専用記憶回路ＲＯＭは端子ＣＳＩと端子
ＡＯＯ〜Ａ０７とで指定されたアドレスのデータ一を出
力端子ＤＯＯ〜○０７に出力する。ここで、ＳＯ０８０
番地のデータは０とされているので、ＤＯＯ〜Ｄ０７は
すべて０である。この情報はゲートＢＯ〜Ｂ７により、
メモリー読み出し／書き込み信号との論理積の否定がと
られる。その結果、ゲートＢＯ〜Ｂ７の出力端子ＤＯＯ
′〜Ｄ０７′の情報はすべて１となる。また同様に一時
記憶回路ＲＡＭは端子ＣＳＯと端子ＡＯＯ〜Ａ０７とで
指定されたアドレスのデータ一を出力端子ＤＡＯ〜ＤＡ
７へ出力し、ゲートＡＯ〜Ａ７によりメモリー読み出し
／書き込み信号との論理積の否定がとられる。その結果
、この情報はゲートＡＯ〜Ａ７の出力端子ＤＡＯ′〜Ｄ
Ａ７に出力される。さらにこれらの情報はワイヤードオ
ア回路ＣＯ〜Ｃ７により布線論理和がとられる。ここで
これらの情報の布線論理和、すなわち論理積をとること
により、読み出し専用記憶回路ＲＯＭのデータは結局一
時記憶回路ＲＡＭのデ−夕に対しゲートを開く役目をす
る。即ち読み出し専用記憶回路ＲＯＭのデータを無効に
して一時記憶回路ＲＡＭのデータのみを有効に読み出す
ことができる。またデータの書き込みについても同機に
して一時記憶回路ＲＡＭとして使用することができる。
この様にして読み出し専用記憶回路ＲＯＭのデータを０
０と設定したＳＯ０８０番地からＳＯ岬Ｆ番地までをＲ
ＡＭとして使用することができ、ＳＯＯＯＯ番地からＳ
Ｏ０７Ｆ番地をＲＯＭとして使用することができる。以
上のとおり読み出し専用記憶回路ＲＯＭの任意のアドレ
スの内容を０にすることによりその部分を一時記憶回路
として使用することができる。
ＣＳＩにチップセレクト信号として変換される。又、ア
ドレス情報の下位８ビットは、そのまま読み出し専用記
憶回路ＲＯＭ又は一時記憶回路ＲＡＭに入力される。本
発明の場合、読み出し専用記憶回路及び一時記憶回路に
は同じアドレスが設定されているので、端子ＣＳＯ及び
ＣＳＩへは同時に信号が来る。又、読み出し専用記憶回
路ＲＯＭ及び一時記憶回路ＲＡＭの端子ＡＯＯ〜Ａ０７
へも同時にアドレス情報の下位８ビットが入力される。
さらに読み出し専用記憶回路ＲＯＭは端子ＣＳＩと端子
ＡＯＯ〜Ａ０７とで指定されたアドレスのデータ一を出
力端子ＤＯＯ〜○０７に出力する。ここで、ＳＯ０８０
番地のデータは０とされているので、ＤＯＯ〜Ｄ０７は
すべて０である。この情報はゲートＢＯ〜Ｂ７により、
メモリー読み出し／書き込み信号との論理積の否定がと
られる。その結果、ゲートＢＯ〜Ｂ７の出力端子ＤＯＯ
′〜Ｄ０７′の情報はすべて１となる。また同様に一時
記憶回路ＲＡＭは端子ＣＳＯと端子ＡＯＯ〜Ａ０７とで
指定されたアドレスのデータ一を出力端子ＤＡＯ〜ＤＡ
７へ出力し、ゲートＡＯ〜Ａ７によりメモリー読み出し
／書き込み信号との論理積の否定がとられる。その結果
、この情報はゲートＡＯ〜Ａ７の出力端子ＤＡＯ′〜Ｄ
Ａ７に出力される。さらにこれらの情報はワイヤードオ
ア回路ＣＯ〜Ｃ７により布線論理和がとられる。ここで
これらの情報の布線論理和、すなわち論理積をとること
により、読み出し専用記憶回路ＲＯＭのデータは結局一
時記憶回路ＲＡＭのデ−夕に対しゲートを開く役目をす
る。即ち読み出し専用記憶回路ＲＯＭのデータを無効に
して一時記憶回路ＲＡＭのデータのみを有効に読み出す
ことができる。またデータの書き込みについても同機に
して一時記憶回路ＲＡＭとして使用することができる。
この様にして読み出し専用記憶回路ＲＯＭのデータを０
０と設定したＳＯ０８０番地からＳＯ岬Ｆ番地までをＲ
ＡＭとして使用することができ、ＳＯＯＯＯ番地からＳ
Ｏ０７Ｆ番地をＲＯＭとして使用することができる。以
上のとおり読み出し専用記憶回路ＲＯＭの任意のアドレ
スの内容を０にすることによりその部分を一時記憶回路
として使用することができる。
又、本発明の第１の実施例ではゲートＡＯ〜Ａ７及びＢ
Ｏ〜Ｂ７にナンドゲート回路を使用しているが、第２の
実施例としてゲートＡＯ〜Ａ７及びＢＯ〜Ｂ７にアンド
ゲート回路を使用することも考えられる。この第２の実
施例の場合には、読み出し専用記憶回路ＲＯＭのアドレ
スのデータを１に設定すれば、同機に部分的に一時記憶
回路として使用することもできる。本発明は、以上説明
したように、読み出し専用記憶回路として使用されてい
る記憶領域を上記の様に設定することにより、読み出し
専用記憶回路及び一時記憶回路の記憶容量以下の部分で
も一時記憶回路の記憶領域の設定が行える利点がある。
Ｏ〜Ｂ７にナンドゲート回路を使用しているが、第２の
実施例としてゲートＡＯ〜Ａ７及びＢＯ〜Ｂ７にアンド
ゲート回路を使用することも考えられる。この第２の実
施例の場合には、読み出し専用記憶回路ＲＯＭのアドレ
スのデータを１に設定すれば、同機に部分的に一時記憶
回路として使用することもできる。本発明は、以上説明
したように、読み出し専用記憶回路として使用されてい
る記憶領域を上記の様に設定することにより、読み出し
専用記憶回路及び一時記憶回路の記憶容量以下の部分で
も一時記憶回路の記憶領域の設定が行える利点がある。
又、読み出し専用記憶回路の記憶領域の任意の−部分の
みを、一時記憶回路として使用することも可能となる。
これは、特に、プログラムの修正時に、非常に有効な方
法である。なお、本発明の第１の実施例の場合には出力
端子ＤＯ〜Ｄ７にィンバータを接続しておく必要がある
第２の実施例の場合にはその必要はない。
みを、一時記憶回路として使用することも可能となる。
これは、特に、プログラムの修正時に、非常に有効な方
法である。なお、本発明の第１の実施例の場合には出力
端子ＤＯ〜Ｄ７にィンバータを接続しておく必要がある
第２の実施例の場合にはその必要はない。
第１図は本発明の第１の実施例を説明するブロック図で
ある。 ＲＡＭ・・・一時記憶回路、ＲＯＭ・・・読み出し専用
記憶回路。 弟ｌ図
ある。 ＲＡＭ・・・一時記憶回路、ＲＯＭ・・・読み出し専用
記憶回路。 弟ｌ図
Claims (1)
- １ 同一の番地の記憶領域を有する読み出し専用記憶回
路と一時記憶回路とを備え、読み出し専用記憶回路と一
時記憶回路とで記憶領域の重復する番地の読み出し専用
記憶回路の内容を特定の値に設定し、読み出し専用記憶
回路から得られる情報と一時記憶回路から得られる情報
との論理積の情報を得ることによつて、その番地の記憶
領域を部分的に一時記憶回路として使用することを特徴
とするメモリー使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP796580A JPS6029418B2 (ja) | 1980-01-25 | 1980-01-25 | メモリ−使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP796580A JPS6029418B2 (ja) | 1980-01-25 | 1980-01-25 | メモリ−使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105547A JPS56105547A (en) | 1981-08-22 |
| JPS6029418B2 true JPS6029418B2 (ja) | 1985-07-10 |
Family
ID=11680174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP796580A Expired JPS6029418B2 (ja) | 1980-01-25 | 1980-01-25 | メモリ−使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225347A (ja) * | 1985-07-25 | 1987-02-03 | Nec Corp | メモリ制御方式 |
-
1980
- 1980-01-25 JP JP796580A patent/JPS6029418B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105547A (en) | 1981-08-22 |
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