JPS6029854A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6029854A JPS6029854A JP58137504A JP13750483A JPS6029854A JP S6029854 A JPS6029854 A JP S6029854A JP 58137504 A JP58137504 A JP 58137504A JP 13750483 A JP13750483 A JP 13750483A JP S6029854 A JPS6029854 A JP S6029854A
- Authority
- JP
- Japan
- Prior art keywords
- line
- memory
- rom1
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、同一アドレスを一部又は全部に付与された２
つのメモリの制御に係り、特に、一方のメモリに格納し
たメモリテストプログラムケ用いて他方のメモリのメモ
リテストを行なうのに好適なメモリ制御方式に関する。
つのメモリの制御に係り、特に、一方のメモリに格納し
たメモリテストプログラムケ用いて他方のメモリのメモ
リテストを行なうのに好適なメモリ制御方式に関する。
一般に、ＲＯＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に格納されたイニシャルプログラムロード（
以下ＩＰＬと略す）プログラムにより、各種プログラム
をＲＡ Ｍ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に
ロードするが、これに先立って、ＲＡＭが正常に動称す
るか調べるために、予めメモリテストが行なわれる。こ
のメモリテストによって、メモリ不良によるプログラム
暴走等を事前に防止し、さらには、ファイル破壊という
致命的な状態を回避することができる。メモリテストで
は、ＲＯＭに格納されたメモリテストプログラム等を用
いて行なわれ、指定した範囲の）ＬＡＭ領域に対して、
テストするデータを書込み、その後読出して同一データ
かチェックする等の処理が行なわれる。
ｍｏｒｙ）に格納されたイニシャルプログラムロード（
以下ＩＰＬと略す）プログラムにより、各種プログラム
をＲＡ Ｍ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に
ロードするが、これに先立って、ＲＡＭが正常に動称す
るか調べるために、予めメモリテストが行なわれる。こ
のメモリテストによって、メモリ不良によるプログラム
暴走等を事前に防止し、さらには、ファイル破壊という
致命的な状態を回避することができる。メモリテストで
は、ＲＯＭに格納されたメモリテストプログラム等を用
いて行なわれ、指定した範囲の）ＬＡＭ領域に対して、
テストするデータを書込み、その後読出して同一データ
かチェックする等の処理が行なわれる。
従来、メモリテストを行なう手順としては、まず、ＲＯ
Ｍとアドレスが重ならないＲＡＭ領域について、ＲＯＭ
ＩＣ格納されているメモリテストプログラムを読出して
、実行させ、次に、ＲＯＭとアドレスが重なるＲ、ＡＭ
領領域ついては、ＲＯＭに格納されているメモリテスト
プログラムをＲＯＭとアドレスが重ならないＲＡＭ領域
に移して、ＲＡＭに格納されたメモリテストプログラム
を読出して実行させる方法がとられている。しかし、こ
の方法では、ＲＯＭからＲＡＭにメモリテストプログラ
ムをロードし、また、ＲＯＭ制御からＲＡＭ制御にモー
ド切替をする操作が必要であり、オペレータの操作性が
悪いという欠点がある。
Ｍとアドレスが重ならないＲＡＭ領域について、ＲＯＭ
ＩＣ格納されているメモリテストプログラムを読出して
、実行させ、次に、ＲＯＭとアドレスが重なるＲ、ＡＭ
領領域ついては、ＲＯＭに格納されているメモリテスト
プログラムをＲＯＭとアドレスが重ならないＲＡＭ領域
に移して、ＲＡＭに格納されたメモリテストプログラム
を読出して実行させる方法がとられている。しかし、こ
の方法では、ＲＯＭからＲＡＭにメモリテストプログラ
ムをロードし、また、ＲＯＭ制御からＲＡＭ制御にモー
ド切替をする操作が必要であり、オペレータの操作性が
悪いという欠点がある。
本発明は上記欠点を解決するためになされたもので、同
一アドレスを一部又は全部に付与された２つのメモリに
ついて、一方のメモリに格納されるプログラムを読出し
て、他方のメモリとアドレスが重なっているか否かに関
係な（、他方のメモリに対してデータアクセスを可能と
するメモリ制御方式を提供することにある。
一アドレスを一部又は全部に付与された２つのメモリに
ついて、一方のメモリに格納されるプログラムを読出し
て、他方のメモリとアドレスが重なっているか否かに関
係な（、他方のメモリに対してデータアクセスを可能と
するメモリ制御方式を提供することにある。
上記目的を達成するため、本発明のメモリ制御方式では
、プログラムを読出す時は、該プログラムの格納された
第１のメモリを選択し、該プログラムを実行する時は、
データのアクセスが伴なわないことに応じて第１のメモ
リを、データのアクセスが伴なうことに応じて第２のメ
モリを選択することを特徴とする。
、プログラムを読出す時は、該プログラムの格納された
第１のメモリを選択し、該プログラムを実行する時は、
データのアクセスが伴なわないことに応じて第１のメモ
リを、データのアクセスが伴なうことに応じて第２のメ
モリを選択することを特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図は、本発明の一実施例を示す構成図であり、ＲＯ
Ｍ１．ＲＡＭ２．両者を制御する制御部３と、ＡＮＤ回
路Ａ、５，０几回路６．インバータ７及びこれらに接続
されるアドレス線１１、ライトデータ線１２．ライトネ
ーブル線１３゜リードデータ線１４．ＲＯＭモード線１
５．コードフラグ線１６．データフラグ線１７．チップ
イネーブル線１８．１９から成る。
Ｍ１．ＲＡＭ２．両者を制御する制御部３と、ＡＮＤ回
路Ａ、５，０几回路６．インバータ７及びこれらに接続
されるアドレス線１１、ライトデータ線１２．ライトネ
ーブル線１３゜リードデータ線１４．ＲＯＭモード線１
５．コードフラグ線１６．データフラグ線１７．チップ
イネーブル線１８．１９から成る。
制御部３と接続されるアドレス線１１が、ＲＯＭ１及び
ＲＡＭ２に接続され、また、ライトデータ線１２及びラ
イトイネーブル線１６がＲＡＭ２に接続され、さらに、
リードデータ線１４がＲＯＭ１及びＲＡＭ２に接続され
る。一方、制御部６と接続されるＲＯＭモード線１５と
コードフラグ線１６がＡＮＤ回路４に接続され、ＡＮＤ
回路４の出力がチップイネーブル線１８としてＲＯＭ１
に接続される。また、制御部３と接続されるＲＯＭモー
ド線１５とデータフラグ線１７がＡＮＤ回路５に接続さ
れ、ＡＮＤ回路５の出力線がＲＯＭモード線１５に接続
されるインバータ７の出力線と伴にＯＲ回路６に接続さ
れ、ＯＲ回路乙の出力がチップイネーブル線１９として
ＲＡＭ２に接続される。
ＲＡＭ２に接続され、また、ライトデータ線１２及びラ
イトイネーブル線１６がＲＡＭ２に接続され、さらに、
リードデータ線１４がＲＯＭ１及びＲＡＭ２に接続され
る。一方、制御部６と接続されるＲＯＭモード線１５と
コードフラグ線１６がＡＮＤ回路４に接続され、ＡＮＤ
回路４の出力がチップイネーブル線１８としてＲＯＭ１
に接続される。また、制御部３と接続されるＲＯＭモー
ド線１５とデータフラグ線１７がＡＮＤ回路５に接続さ
れ、ＡＮＤ回路５の出力線がＲＯＭモード線１５に接続
されるインバータ７の出力線と伴にＯＲ回路６に接続さ
れ、ＯＲ回路乙の出力がチップイネーブル線１９として
ＲＡＭ２に接続される。
第２図は、命令語識別テーブルの例を示す図である。こ
の命令語識別テーブルは、命令語がデータアクセスを伴
なうか否か識別するためのテーブルであり、オペレーシ
ョンコードと、これに対応してデータアクセス有無の表
示が設定されている。
の命令語識別テーブルは、命令語がデータアクセスを伴
なうか否か識別するためのテーブルであり、オペレーシ
ョンコードと、これに対応してデータアクセス有無の表
示が設定されている。
第１図及び第２図において、まず、制御部３が、ＲＯＭ
モード線１５及びコードフラグ線１６を各々ｌ１１１＋
にする。その結果、ＡＮＤ回路４に接続されるチップイ
ネーブル線１８が６１”となり、ＲＯＭ１がイネーブル
される。また、制御部３が、読出した命令語に対して命
令語識別テーブルを参照して、該命令語のデータアクセ
ス有無を識別し、データアクセス有りと判断した時Ｇ′
！。
モード線１５及びコードフラグ線１６を各々ｌ１１１＋
にする。その結果、ＡＮＤ回路４に接続されるチップイ
ネーブル線１８が６１”となり、ＲＯＭ１がイネーブル
される。また、制御部３が、読出した命令語に対して命
令語識別テーブルを参照して、該命令語のデータアクセ
ス有無を識別し、データアクセス有りと判断した時Ｇ′
！。
ＲＯＭモード線１５及びデータフラグ線１７を各々″１
”にする。その結果、ＡＮＤ回路５の出力線が１′”と
なり、インバータフの出力″Ｏ″と伴に、ＯＲ回路６に
入力され、ＯＲ回路乙に接続されるチップイネーブル線
１９が１＃となり、ＲＡＭ２がイネーブルされる。一方
、データアクセス無しと判断した時は、）ＲＯＭモード
線１５及びコードフラグ線１６を各々″１″にし、上述
の如くＲＯＭ１がイネーブルされる◇ 第６図は、メモリテストプログラムの動作例を示す流れ
図である。
”にする。その結果、ＡＮＤ回路５の出力線が１′”と
なり、インバータフの出力″Ｏ″と伴に、ＯＲ回路６に
入力され、ＯＲ回路乙に接続されるチップイネーブル線
１９が１＃となり、ＲＡＭ２がイネーブルされる。一方
、データアクセス無しと判断した時は、）ＲＯＭモード
線１５及びコードフラグ線１６を各々″１″にし、上述
の如くＲＯＭ１がイネーブルされる◇ 第６図は、メモリテストプログラムの動作例を示す流れ
図である。
ＲＯＭ１に格納されたメモリテストプログラムを用いて
ＲＡＭ２のメモリテストを行なう場合の動作例を以下に
説明する。
ＲＡＭ２のメモリテストを行なう場合の動作例を以下に
説明する。
メモリテストを行なう場合は、制御部３で予めＲＯＭモ
ード線１５を１”になるよう制御しておく。
ード線１５を１”になるよう制御しておく。
まず、制御部３は、アドレス線１１とコードフラグ線１
６に指示を与えＲＯＭ１をイネーブルしてＲＯＭ１から
ステップ１０１に相当する命令語をリードデータ線１４
を介して読出し、該命令語が実行されてデータレジスタ
几１に（ＤＯ）１６が設定される。該命令語は、データ
アクセスが伴なわないため、次の命令語を読出すために
、アドレス線１１とコードフラグ線１６に指示を与えＲ
ＯＭ１’＆イネーブルして、ＲＯＭ１からステップ１０
２に相当する命令語をリードデータ線１４を介して読出
す。該命令語は、データレジスタＲ１の内容をアドレス
レジスタ）ＬＡで示される領域に書込む命令でありデー
タアクセスが伴なうため、アドレス線１１とデータフラ
グ線１７に指示を与え、ＲＡＭ２がイネーブルになる。
６に指示を与えＲＯＭ１をイネーブルしてＲＯＭ１から
ステップ１０１に相当する命令語をリードデータ線１４
を介して読出し、該命令語が実行されてデータレジスタ
几１に（ＤＯ）１６が設定される。該命令語は、データ
アクセスが伴なわないため、次の命令語を読出すために
、アドレス線１１とコードフラグ線１６に指示を与えＲ
ＯＭ１’＆イネーブルして、ＲＯＭ１からステップ１０
２に相当する命令語をリードデータ線１４を介して読出
す。該命令語は、データレジスタＲ１の内容をアドレス
レジスタ）ＬＡで示される領域に書込む命令でありデー
タアクセスが伴なうため、アドレス線１１とデータフラ
グ線１７に指示を与え、ＲＡＭ２がイネーブルになる。
この状態で該命令語が実行され、ライトデータ線１２、
ライトイネーブル線１３により指定された領域に（００
）＋ａが書込まれる。書込みが終了すると、次の命令語
を読出すため、アドレス線１１とコードフラグ線１６に
指示を与えＲＯＭ １をイネーブルしてＲＯＭ１からス
テップ１０３に相当する命令語を読出す。該命令語は、
アドレスレジスタ几Ａで示される領域からデータを読出
しデータレジスタＲ２に設定する命令であり、データア
クセスが伴なうため、アドレス肪１１とデータフラグ線
１７に指定を与え、ＲＡＭ２がイネーブルになる。この
状態で該命令語が実行され、リードデータ線１４乞介し
て、指定された領域の値が読出され、データレジスタＲ
２に設定される。設定が終了すると、次の命令語を読出
すために、再びアドレス線１１とコードフラグ線１６に
指示を与え几ＯＭＩＹイネーブルして几ＯＭ１からステ
ップ１０４に相当する命令語を読出す。以下、同様にし
て、メモリテストが行なわれ、メモリテストプログラム
が正常終了すれば、指定した範囲のメモリテストは正常
に終わる。またエラーとなった時には、メモリに異常が
発生している時であり、メモリの修復等が必要になる。
ライトイネーブル線１３により指定された領域に（００
）＋ａが書込まれる。書込みが終了すると、次の命令語
を読出すため、アドレス線１１とコードフラグ線１６に
指示を与えＲＯＭ １をイネーブルしてＲＯＭ１からス
テップ１０３に相当する命令語を読出す。該命令語は、
アドレスレジスタ几Ａで示される領域からデータを読出
しデータレジスタＲ２に設定する命令であり、データア
クセスが伴なうため、アドレス肪１１とデータフラグ線
１７に指定を与え、ＲＡＭ２がイネーブルになる。この
状態で該命令語が実行され、リードデータ線１４乞介し
て、指定された領域の値が読出され、データレジスタＲ
２に設定される。設定が終了すると、次の命令語を読出
すために、再びアドレス線１１とコードフラグ線１６に
指示を与え几ＯＭＩＹイネーブルして几ＯＭ１からステ
ップ１０４に相当する命令語を読出す。以下、同様にし
て、メモリテストが行なわれ、メモリテストプログラム
が正常終了すれば、指定した範囲のメモリテストは正常
に終わる。またエラーとなった時には、メモリに異常が
発生している時であり、メモリの修復等が必要になる。
以上、説明したように、ＲＯＭモードａ１５が１”のと
きには、命令語の読出しと命令語の実行に伴なうデータ
アクセスの有無に応じてＲＯＭ１とＲＡＭ２が自動的に
選択されるため、ＲＯＭ１とＲＡＭ２のアドレスが重な
っているか否かに関係な（、ＲＯＭ１に格納されたメモ
リテストプログラムを用いてメモリテストを行なうこと
ができる。
きには、命令語の読出しと命令語の実行に伴なうデータ
アクセスの有無に応じてＲＯＭ１とＲＡＭ２が自動的に
選択されるため、ＲＯＭ１とＲＡＭ２のアドレスが重な
っているか否かに関係な（、ＲＯＭ１に格納されたメモ
リテストプログラムを用いてメモリテストを行なうこと
ができる。
このため、ＲＡＭ２にメモリテストプログラムをロード
する必要がな（、またＲＯＭ制御からＲＡＭ制御にモー
ド切替ｔする必要もなく一オペレータの操作性が大幅に
向上する。
する必要がな（、またＲＯＭ制御からＲＡＭ制御にモー
ド切替ｔする必要もなく一オペレータの操作性が大幅に
向上する。
なお、本実施例では、プログラムを格納するメモリにＲ
ＯＭを用いているが、ＲＡＭ等のメモＩＪ ’＆用いて
も同様の効果が得られる。
ＯＭを用いているが、ＲＡＭ等のメモＩＪ ’＆用いて
も同様の効果が得られる。
以上の説明から明らかなように、本発明によれば、同一
のアドレスを一部又は全部に付与された２つのメモリに
ついて、アドレスが重なっているか否かに関係なく、一
方のメモリに格納されるプログラムを用いて、他方のメ
モリに対してデータアクセスが可能となり、プログラム
の他方のメモリへのロードやメモリのモード切替が不要
となり、オペレータの操作性が大幅に向上する。
のアドレスを一部又は全部に付与された２つのメモリに
ついて、アドレスが重なっているか否かに関係なく、一
方のメモリに格納されるプログラムを用いて、他方のメ
モリに対してデータアクセスが可能となり、プログラム
の他方のメモリへのロードやメモリのモード切替が不要
となり、オペレータの操作性が大幅に向上する。
第１図は本発明の一実施例を示す構成図、第２図は命令
語識別テーブルの例を示す図、第３図はメモリテストプ
ログラムの動作例を示す流れ図である。 １・・・几ＯＭ、２・・・ＲＡＭ、３・・・制御部。 ４．５・・・ＡＮＤ回路、６・・・Ｏ几回路。 ７・・・インバータ、１１・・・アドレス線。 １２・・・ライトデータ線、１３・・・ライトイネーブ
ル線。 １４・・・リードデータ線、１５・・・ＲＯＭモード線
。 １６・・・コードフラグ線、１７・・・データフラグ線
。 １８．１９・・・チップイネーブル線。 第１国 第Ｚ用 第３図
語識別テーブルの例を示す図、第３図はメモリテストプ
ログラムの動作例を示す流れ図である。 １・・・几ＯＭ、２・・・ＲＡＭ、３・・・制御部。 ４．５・・・ＡＮＤ回路、６・・・Ｏ几回路。 ７・・・インバータ、１１・・・アドレス線。 １２・・・ライトデータ線、１３・・・ライトイネーブ
ル線。 １４・・・リードデータ線、１５・・・ＲＯＭモード線
。 １６・・・コードフラグ線、１７・・・データフラグ線
。 １８．１９・・・チップイネーブル線。 第１国 第Ｚ用 第３図
Claims (1)
- プログラムの格納された第１のメモリと、該第１のメモ
リのアドレスと同一アドレスを一部又は全部に有する第
２のメモリとを制御手段によって制御する方式において
、上記プログラムを読出す時は第１のメモリを選択し、
上記プログラムを実行する時は、データのアクセスが伴
なわないことに応じて第１のメモリを、データのアクセ
スが伴なうことに応じて第２のメモリを選択することを
特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137504A JPS6029854A (ja) | 1983-07-29 | 1983-07-29 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137504A JPS6029854A (ja) | 1983-07-29 | 1983-07-29 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029854A true JPS6029854A (ja) | 1985-02-15 |
Family
ID=15200207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137504A Pending JPS6029854A (ja) | 1983-07-29 | 1983-07-29 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029854A (ja) |
-
1983
- 1983-07-29 JP JP58137504A patent/JPS6029854A/ja active Pending
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