JPS6030118B2 - 混成薄膜集積回路のパタ−ン形成方法 - Google Patents
混成薄膜集積回路のパタ−ン形成方法Info
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- JPS6030118B2 JPS6030118B2 JP53017162A JP1716278A JPS6030118B2 JP S6030118 B2 JPS6030118 B2 JP S6030118B2 JP 53017162 A JP53017162 A JP 53017162A JP 1716278 A JP1716278 A JP 1716278A JP S6030118 B2 JPS6030118 B2 JP S6030118B2
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Links
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Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
【発明の詳細な説明】
本発明は、多層薄膜からなる混成集積回路のパターン形
成方法において、二層目以後のパターン形成に際する位
置合せを行うための方法に関する。
成方法において、二層目以後のパターン形成に際する位
置合せを行うための方法に関する。
一般に混成薄膜集積回路において、膜抵抗素子、膜コン
デンサ、膜ィンダクタンス等を同一基板上に形成するに
は数層の金属薄膜層を被着させて、パターン形成を行う
。
デンサ、膜ィンダクタンス等を同一基板上に形成するに
は数層の金属薄膜層を被着させて、パターン形成を行う
。
この混成薄膜集積回路の製造工程には、例えば抵抗素子
を製造する場合、薄膜層は、少なくとも抵抗体膜肩と導
電体（電極）層の二層から構成されることになり、ホト
ェッチング法で各層のパターン形成を行うとき、二眉目
の形処パターンは、一層目に部分的に重ね合せ抵抗素子
とする。重ね合せによる位置合せは抵抗値を規格値（設
計値）に近ずける必要からも、精密に作業することが重
要となる。従来の技術によるパターン形成の位置合せ方
法を、抵抗素子を製造する工程としての第１図ａ〜ｄ、
第２図ａ，ｂを参照にして説明する。
を製造する場合、薄膜層は、少なくとも抵抗体膜肩と導
電体（電極）層の二層から構成されることになり、ホト
ェッチング法で各層のパターン形成を行うとき、二眉目
の形処パターンは、一層目に部分的に重ね合せ抵抗素子
とする。重ね合せによる位置合せは抵抗値を規格値（設
計値）に近ずける必要からも、精密に作業することが重
要となる。従来の技術によるパターン形成の位置合せ方
法を、抵抗素子を製造する工程としての第１図ａ〜ｄ、
第２図ａ，ｂを参照にして説明する。
第１図、第２図はタンタル系薄膜抵抗素子製造工程の例
を断面図及び拡大断面図、平面図で略示したものであり
、先ず基板１（第１図ａ）全面にスパッタリングにより
、抵抗体膜（窒化タンタル膜）２を生成する。次にホト
レジスト（感光性樹脂）を塗布した後、所望パターン及
び位置合せマークのパターンを形取ったマスク（光を透
過する部分と不透明部分からなるマスク）を用い、露光
、現像等のレジスト処理をし、ホトレジストパターンを
形成、しかる後、抵抗体膜腐食液（エッチング液）を用
いて不要部分をエッチング除去し、さらにレジストを剥
離することにより、抵抗体膜２の所望パターン及び位置
合せパターン３（第１図ｂ）が得られる。次に第１図ｃ
のように基板１上の全面にスパッタリングにより導電体
金属膜４（ニクロム−金）を生成する。その後、抵抗体
膜パターン形成同様、ホトレジストを塗布し、所望導電
体パターン及び位置合せマークのパターンを形取ったマ
スクを用い、露光する際に、先に導電体金属膜４下に形
成した抵抗パターン２との位置合せが必要になる。従っ
て、この位置合せを行うために、導電体金属膜４を通し
て、マスク上の位置合せパターンと導電体金属膜４下の
位置合せパターンを重ね合せることが必要になる。この
時の導電体金属膜４下の位置合せパターンは第２図ａ，
ｂに示すように、光の反射を利用して基板とパターンの
段差を観察することにより確められるので、マスクとの
重ね合せが可能になる。以上の方法で位置合せをした後
、露光、現像等のレジスト処理、更に導電体金属膜４の
腐食液により、不要金属膜の除去、しかるのち、レジス
トパターンを剥離することにより、所望の導電体パター
ン第１図ｄが得られることによって、薄膜抵抗素子を製
造することが出釆る。しかしこの方法では、抵抗体膜パ
ターン２と導電体ホトレジストパターン形成用マスクを
重ね合せるための露光時の位置合せにおいて、導電体金
属膜４下の位置合せパターンの立体度は、セラミック基
板の凹凸（表面粗さ）により、基板表面からのパターン
の高さも不規則となることと関連し、光反射の散乱度に
大きな影響を受けることになり、位置合せの正確さを高
めることが困難であった。本発明は、多層薄膜からなる
混成集積回路のパターン形成時の位置合せに方法に関し
、位置合せの正確さを高めることを目的とする。
を断面図及び拡大断面図、平面図で略示したものであり
、先ず基板１（第１図ａ）全面にスパッタリングにより
、抵抗体膜（窒化タンタル膜）２を生成する。次にホト
レジスト（感光性樹脂）を塗布した後、所望パターン及
び位置合せマークのパターンを形取ったマスク（光を透
過する部分と不透明部分からなるマスク）を用い、露光
、現像等のレジスト処理をし、ホトレジストパターンを
形成、しかる後、抵抗体膜腐食液（エッチング液）を用
いて不要部分をエッチング除去し、さらにレジストを剥
離することにより、抵抗体膜２の所望パターン及び位置
合せパターン３（第１図ｂ）が得られる。次に第１図ｃ
のように基板１上の全面にスパッタリングにより導電体
金属膜４（ニクロム−金）を生成する。その後、抵抗体
膜パターン形成同様、ホトレジストを塗布し、所望導電
体パターン及び位置合せマークのパターンを形取ったマ
スクを用い、露光する際に、先に導電体金属膜４下に形
成した抵抗パターン２との位置合せが必要になる。従っ
て、この位置合せを行うために、導電体金属膜４を通し
て、マスク上の位置合せパターンと導電体金属膜４下の
位置合せパターンを重ね合せることが必要になる。この
時の導電体金属膜４下の位置合せパターンは第２図ａ，
ｂに示すように、光の反射を利用して基板とパターンの
段差を観察することにより確められるので、マスクとの
重ね合せが可能になる。以上の方法で位置合せをした後
、露光、現像等のレジスト処理、更に導電体金属膜４の
腐食液により、不要金属膜の除去、しかるのち、レジス
トパターンを剥離することにより、所望の導電体パター
ン第１図ｄが得られることによって、薄膜抵抗素子を製
造することが出釆る。しかしこの方法では、抵抗体膜パ
ターン２と導電体ホトレジストパターン形成用マスクを
重ね合せるための露光時の位置合せにおいて、導電体金
属膜４下の位置合せパターンの立体度は、セラミック基
板の凹凸（表面粗さ）により、基板表面からのパターン
の高さも不規則となることと関連し、光反射の散乱度に
大きな影響を受けることになり、位置合せの正確さを高
めることが困難であった。本発明は、多層薄膜からなる
混成集積回路のパターン形成時の位置合せに方法に関し
、位置合せの正確さを高めることを目的とする。
本発明によれば、所望パターン形成部分外の位置に、部
分的なグレーズ皮膜を有するセラミック基板を用いて、
このグレーズ上に位置合せ用パタ−ンを形成することを
特徴とする混成薄膜集積回路のパターン形成方法が得ら
れる。
分的なグレーズ皮膜を有するセラミック基板を用いて、
このグレーズ上に位置合せ用パタ−ンを形成することを
特徴とする混成薄膜集積回路のパターン形成方法が得ら
れる。
以下、本発明を第３図、第４図を参照して詳細に説明す
る。
る。
第３図ａ〜ｄ、第４図ａ，ｂは本発明に関する混成薄膜
集積回路の製造工程の一例であるタンタル系薄膜抵抗素
子の製造工程を示す断面図及び拡大断面図、平面図であ
る。
集積回路の製造工程の一例であるタンタル系薄膜抵抗素
子の製造工程を示す断面図及び拡大断面図、平面図であ
る。
第３図ａに示すように、基板１の所望パターン形成部分
外の位置に、ガラス面の平滑さを利用すべくガラス材を
コー７ング、焼成した厚さ数十ミクロンの部分グレーズ
６を設けた後、全面にスパッタリングにより抵抗体膜（
窒化タンタル膜）２を生成する。次にホトレジストを塗
布した後、所望パターン及び基板１上の部分グレーズ６
の寸法位置に位置合せマーク用パターンを形取ったマス
クを用いて、露光し現像等のレジスト処理をすることで
ホトレジストパターンを形成、しかる後抵抗体膜用腐食
液で、不要部分をエッチング除去し、さらにレジストパ
ターンを剥離することにより第３図ｂのように抵抗体膜
２の所望パターン及び位置合せパターン３をセラミック
面及びグレーズ面に各々形成させる。次に第３図ｃのよ
うに基板１上の全面にスパッタリングにより、導電体金
属膜４（ニクロム−金）を生成し、その後、抵抗体膜２
のパターン形成同様、ホトレジストを塗布し、所望導電
体パターン及び位置合せマークのパターンを形取ったマ
スクを用い、導電体金属膜４下に形成した抵抗体パター
ンとの位置合せを行うため、抵抗体パターンを形成する
際に平滑な部分グレーズ６上に同時に形成した位置合せ
パターンを、導電体金属膜４を通して、マスクの位置合
せパターンと重ね合せることにより位置合せをする。導
電体金属膜４下の位置合せパターンはグレーズ６上に形
成されることにより、グレーズ面からのパターンの高さ
も一定していることと関連し、光反射の散乱度も少ない
ので、パターンの輪郭が鮮明になりマスクとの重ね合せ
、すなわち位置合せが確実になる。以上により位置合せ
をした後、露光、現像等のレジスト処理、更に導電体金
属膜４の腐食液で不要金属膜の除去、しかる後、レジス
トパターンを剥離することによって、第３図ｄに示す所
望の導電体（電極）パターンが得られる。この方法を、
従来の方法と比較すると、従来の方法ではセラミック面
の表面組このため、導電体膜下の位置合せマークのパタ
ーン輪郭は不鮮明になるが、本発明によれば、ガラス材
の焼成グレーズ面は、セラミック面よりも、平滑度が大
であることからグレーズ面上の位置合せマークのパター
ン輪郭はより鮮明になり、マスクとの位置合せ、すなわ
ち一層目の所望パターンに対する二層目以後の所望パタ
ーンの位置合せの正確さを高める利点になる。
外の位置に、ガラス面の平滑さを利用すべくガラス材を
コー７ング、焼成した厚さ数十ミクロンの部分グレーズ
６を設けた後、全面にスパッタリングにより抵抗体膜（
窒化タンタル膜）２を生成する。次にホトレジストを塗
布した後、所望パターン及び基板１上の部分グレーズ６
の寸法位置に位置合せマーク用パターンを形取ったマス
クを用いて、露光し現像等のレジスト処理をすることで
ホトレジストパターンを形成、しかる後抵抗体膜用腐食
液で、不要部分をエッチング除去し、さらにレジストパ
ターンを剥離することにより第３図ｂのように抵抗体膜
２の所望パターン及び位置合せパターン３をセラミック
面及びグレーズ面に各々形成させる。次に第３図ｃのよ
うに基板１上の全面にスパッタリングにより、導電体金
属膜４（ニクロム−金）を生成し、その後、抵抗体膜２
のパターン形成同様、ホトレジストを塗布し、所望導電
体パターン及び位置合せマークのパターンを形取ったマ
スクを用い、導電体金属膜４下に形成した抵抗体パター
ンとの位置合せを行うため、抵抗体パターンを形成する
際に平滑な部分グレーズ６上に同時に形成した位置合せ
パターンを、導電体金属膜４を通して、マスクの位置合
せパターンと重ね合せることにより位置合せをする。導
電体金属膜４下の位置合せパターンはグレーズ６上に形
成されることにより、グレーズ面からのパターンの高さ
も一定していることと関連し、光反射の散乱度も少ない
ので、パターンの輪郭が鮮明になりマスクとの重ね合せ
、すなわち位置合せが確実になる。以上により位置合せ
をした後、露光、現像等のレジスト処理、更に導電体金
属膜４の腐食液で不要金属膜の除去、しかる後、レジス
トパターンを剥離することによって、第３図ｄに示す所
望の導電体（電極）パターンが得られる。この方法を、
従来の方法と比較すると、従来の方法ではセラミック面
の表面組このため、導電体膜下の位置合せマークのパタ
ーン輪郭は不鮮明になるが、本発明によれば、ガラス材
の焼成グレーズ面は、セラミック面よりも、平滑度が大
であることからグレーズ面上の位置合せマークのパター
ン輪郭はより鮮明になり、マスクとの位置合せ、すなわ
ち一層目の所望パターンに対する二層目以後の所望パタ
ーンの位置合せの正確さを高める利点になる。
第１図ａ〜ｄと、第２図ａ，ｂとは従来例の薄膜抵抗素
子のパターン形成工程を断面図及び拡大断面図、平面図
で略示したもの。 第３図ａ〜ｄと、第４図ａ，ｂとは、この発明による薄
膜抵抗素子のパターン形成例を断面図及び拡大断面図及
び平面図で略示したもの。１・・・・・・セラミック基
板、２・・・・・・抵抗体膜（窒化タンタル膜）、３・
・・…抵抗体膜からなる位置合せ用パターン、４・…・
・導電体膜、５・・・・・・光線、６・・・…グレーズ
。 多’図 第２図 第３図 弟４図
子のパターン形成工程を断面図及び拡大断面図、平面図
で略示したもの。 第３図ａ〜ｄと、第４図ａ，ｂとは、この発明による薄
膜抵抗素子のパターン形成例を断面図及び拡大断面図及
び平面図で略示したもの。１・・・・・・セラミック基
板、２・・・・・・抵抗体膜（窒化タンタル膜）、３・
・・…抵抗体膜からなる位置合せ用パターン、４・…・
・導電体膜、５・・・・・・光線、６・・・…グレーズ
。 多’図 第２図 第３図 弟４図
Claims (1)
- １ 所望パターン形成部分と異なる位置に、部分的なグ
レーズ皮膜を有する基板を用いて、該グレーズ上に位置
合せ用パターンを形成することを特徴とする混成薄膜集
積回路のパターン形式方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53017162A JPS6030118B2 (ja) | 1978-02-16 | 1978-02-16 | 混成薄膜集積回路のパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53017162A JPS6030118B2 (ja) | 1978-02-16 | 1978-02-16 | 混成薄膜集積回路のパタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109172A JPS54109172A (en) | 1979-08-27 |
| JPS6030118B2 true JPS6030118B2 (ja) | 1985-07-15 |
Family
ID=11936260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53017162A Expired JPS6030118B2 (ja) | 1978-02-16 | 1978-02-16 | 混成薄膜集積回路のパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030118B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103160U (ja) * | 1982-01-06 | 1983-07-13 | 株式会社日立製作所 | 膜回路 |
| WO2018155089A1 (ja) * | 2017-02-23 | 2018-08-30 | 株式会社村田製作所 | 電子部品、電子機器および電子部品の実装方法 |
-
1978
- 1978-02-16 JP JP53017162A patent/JPS6030118B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109172A (en) | 1979-08-27 |
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