JPS6030980B2 - 階層構造の記憶システムを有するデ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、階層構造の記憶システムを有するデータ処理
システム、特に下位記憶装置から上位記憶装置上に転送
しておく指定された単位の情報の大きさを変更できるよ
う構成せしめておき、上誌上位記憶装置に対して行なっ
たアクセス時におけるヒット率を最適にするよう制御す
るようにした階層構造の記憶システムを有するデータ処
理システムに関するものである。

一般に例えばキャッシュと呼ばれるバッファ・メモリを
有するデータ処理システムにおいては、下位記憶装置か
ら例えば３２バイト程度の固定的に定められた大きさの
情報を上位記憶装置であるバッファ・メモリ上に転送せ
しめておき、中央処理装置が処理を実行するに当っては
上記バッファ・メモリをアクセスし、所望の情報が該バ
ッファ・メモリ上に存在しなかった場合（即ち、ヒット
しなかった場合）、当該所望の情報を含む上記３２バイ
トの情報を上記下位装置から転送することが行なわれて
いる。

このような階層構造を記憶システムに与えることは、デ
ータ処理システムに全体のスルー・プットを向上せしめ
るために採用されものである。

しかし、上記上位記憶装置の容量に制限があり、上記ヒ
ットできなかった場合に上位記憶装置の内容を更新する
ことが必要となり、上記ヒット率を高めることが望まれ
る。該ヒット率を高める場合、次のようなことが考慮さ
れる。

即ち、例えばバッチ処理によって科学計算を行なってい
る場合などにおいては、当該処理時に用いる情報は一般
に略まとまった領域に格納されていることが多く、処理
実行のためにアクセスするアドレスが比較的順序良く変
化するものと考えられる。しかし一方、オン・ライン処
理を行なっている場合には上記アドレスがランダムにし
かも比較的大きく変化するものと考えられる。このこと
から、前者の処理の場合、上記上位記憶装置に転送して
おく情報の単位は小さくても十分ヒット率が高く、また
後者処理の場合には十分に大きく選ばないとヒット率が
小となってくる。本発明は、上記の如き問題を解決する
ことを目的としており、ジョブの性格に応じて制御する
が、ジョブの性格に対応して固定的にブリセットするこ
となく現実に当面のジョブが必要とするか否かを判定し
て上記転送情報の単位の大きさを適宜制御できるように
して、ヒット率を最適に保つと共に無駄な情報転送をな
くするようにすることを目的している。そしてそのため
、本発明の階層構造の記憶システムを有するデータ処理
システムは比較的大きい記憶容量をもつ下位記憶装置と
比較的小さい記憶容量をもちかつ比較的高速度の上位記
憶装置とをそなえ、上記下位記憶装置から上記上位記憶
装置上に指定された単位の情報を転送せしめておき、処
理実行に当って上記上位記憶装置をアクセスし、当該上
位記憶装置上に所望の情報が存在しない場合に上記下位
記憶装置から当該所望の情報を含む上記指定された単位
の情報を転送するよう構成した階層構造の記憶システム
を有するデータ処理システムにおいて、上記処理実行に
当って所望の情報が上記上位記憶装置上に存在している
か否かのヒット比率をチェックすると共に該ヒット比率
に対応して上記指定された単位の情報の大きさを指定す
るフェッチ単位制御部をもうけ、処理実行時における上
記ヒット比率に対応して上記下位記憶装置から上誌上位
記憶装置に転送する上記指定された単位の情報の大きさ
を変更するようにしてなり、上記フェッチ単位制御部は
、上記上位記憶装置に対してアクセスがあった回数を計
数するアクセス回数カウン夕と、当該上位記憶装置に対
するアクセス時に所望の情報が存在したか杏かを示すヒ
ット回数カウン夕とをそなえ、該両カウンタの内容にも
とずし、て上記ヒット率を決定することを特徴としてい
る。以下図面を参照しつつ説明する。第１図は本発明の
概念を説明する説明図、第２図は本発明の一実施例構成
、第３図は第２図に示す構成に必要な制御を説明する一
実施例遷移図、第４図は第２図に表わす単位選択回路部
の主要部の一実施例構成を示す。

第１図において、１は主記憶装置、２は中間バツフア・
メモリ、３はキヤツシユ・メモリ、４および５は夫々フ
ェツチ単位制御部、６は主記憶装置１上の情報であって
例えば３２バイトの整数倍単位で中間バッファ・メモリ
２上に転送されるもの、７は中間バッファ・メモリ２上
の情報であって例えば８バイトの整数倍単位でキャッシ
ュ・メモリ３上に転送されるもの、８はキャッシュ・メ
モリ３上の情報であって本発明の場合指令に応じて８ノ
ゞイト、１６バイト、２心ゞイト、３２バイトの夫々の
単位で保持されるものを表わしている。

なお、図はキヤシュ・メモリ３と主記憶装置１との間に
中間バッファ・メモリ２をもうけた場合について示され
ており、以下このようなシステムを例に挙げて説明する
。キャッシュ・メモリ３上には例えば８バイトの整数倍
単位を１かたまりとする情報を保持することができ、中
央処理装置（図示せず）が処理を実行するに当って、該
キャッシュ・メモリ３の内容をアクセスしつつ処理を進
める。

しかし、このとき所望の情報が存在しない場合、中間バ
ッファ・メモリ２から新しく上記１かたまりの情報をキ
ャッシュ・メモリ３上に転送し、それまで存在した１つ
の１かたまりの情報を抹消する。フェッチ単位制御部５
はキャッシュ・メモリ３におけるヒット率をチェックし
ており、ヒット率が適正になるよう、上記１かたまりの
情報の大きさを決定するようにする。一方中間バッファ
・メモリ２はキャッシュ・メモリ３側からの指示により
、上記指定された単位で１かたまりの情報をキャッシュ
・メモリ３に転送する。

しかし、所望の情報が存在しない場合、主記憶装置１に
対して情報転送指示を発して、例えば３２バイト、６４
バイト、９金ゞイト、１２＆ゞイトを１かたまりとする
情報の転送を受ける。そしてそんれまで存在した１つの
１かたまりの情報を主記憶装置１上に戻すようにする。
フェッチ単位制御部４は中間バッファ・メモリ２におけ
るヒット率をチェックしており、ヒット率が適正になる
よう、上記３２バイトないし１２＆ゞイトのいずれか１
つを選択する。第２図は本発明の一実施例構成を示し、
図は中間バッファ・メモリ２における構成を示している
。

図中、９は中間バッファ・メモリ制御部であってキャッ
シュ・メモリ３が存在する中央処理装置ＣＰＵなどとの
インタフェースに関する制御などを行なうもの、１川ま
主記憶装置制御部であって主記憶装置とのインタフェー
スに関する制御などを行なうもの、１１は中間バッファ
・メモリ・タグ部であって中間バッファ・メモリ２上に
格納されている情報のアドレスなどを管理するもの、１
２は中間バッファ・メモリ・データ部であって中間バッ
ファ・メモリ２に保持される情報を格納するもの、４は
フヱッチ単位制御部、１３は比較回路部、１４はツト回
数カウンタ、１５はアクセス回数カウンタ、１６は単位
選択回路部、１７はインターバル・カウン夕であって時
間を計測するものを表わしている。例えば中央処理装置
ＣＰＵ（キャッシュ・メモリ３と考えてもよい）から、
リード処理によって指定された単位で情報転送を指示さ
れると、該情報のアドレス情報ＡＤＲＳ（指示アドレス
情報）が与えられ公知の如くタグ部１１とデータ部１２
とがアクセスされる。

そしてタグ部１１からは幾個かのアドレス情報が読出さ
れて比較回路部１３に供給される。そして、該読出され
た幾個かのアドレス情報と上記指示アドレス情報の１部
とが対比され、もしも上記論出された幾個かのアドレス
情報の中で一致するものが存在する場合、データ部１２
から同時に読出されている幾個かの情報の中の該当する
情報がフヱッチ・７ータＦＥＴＣＨＤＡＴＡＩとして中
央処理装置にＣＰＵ側に転送される。

また上記比較回路部１３による比較時に一致するものが
存在しない場合、上記指示アドレス情報に該当する情報
がバッファ・メモリ２上に存在しないことを意味し、中
間バッファ・メモリ２は主記憶装置ＭＳＵ側に対して上
記該当する情報を含む１かたまりの情報（ＦＥＴＣＨＤ
ＡＴＡ２の転送を指示する。これによって主記憶装置Ｍ
ＳＵは該当する１かたまりの情報ＦＥＴＣＨＤＡＴＡ２
を中間バッファ・メモリ２に転送する。該情報は公知の
如くデータ部１２内に格納され、また中央処理装置ＣＰ
Ｕ側で希望する情報は直接的に中央処理装置ＣＰＵ側に
転送される。なおこのとき中央処理装置ＣＰＵ側におい
て、該転送される情報はキャッシュ・メモリ３（第１図
）に格納され、このとき中央処理装置ＣＰＵの演算部な
どにおいて現に必要としている情報は直接演算部に転送
される。またストア処理の場合、中央処理装置側からス
トア・データＳＴＯＲＥＤＡＴＡＩが送られる点におい
て上記処理と異なるが、略同様の処理が行なわれるもの
と考えてよく、更に具体的な説明は省略する。

中間バッファ・メモリ２は、一般に上述の如く動作する
が、図示の場合、フェツチ単位制御部４がもうけられ、
上託りード処理時やストア処理時において、所望の情報
が中間バッファ・メモリ２上に存在していたか杏かをチ
ェックし、上記３２バイトないし１２＆ゞイトのいずれ
の１かたまりとして主記憶装置ＭＳＵ側から転送を受け
ておくのが最適であるかを決定する。

即ち、例えば上記リード処理時に中央処理装置側からア
クセス指示ＡＣＣＥＳＳが与えられると、その都度アク
セス回数カウンター５の内容はプラス１される。

一方譲りード処理時に上記比較回路部１３が一致を検出
すると、中間バッファ・メモリ２上に所望の情報が存在
したことを意味する信号が発せられる。即ちヒット指示
がヒット回数カウンタ１４に与えられ、該カウンター４
の内容はプラス１される。このようなカウントは、イン
ターバル・カウンター７が予め定めた時間を計時し終る
まで繰返し行なわれらる。

そしてカウンタ１７がタイム・アップ信号を発するとき
、単位選択回路部１６は、上記アクセス回数カゥンタ１
５の内容と上言己ヒット回数カウンター４の内容との比
をとり、ヒット率が適正であるか否かを調べる。そして
このときカウン夕１４と１５との内容は夫々クリャされ
、両カウンタは新しく計数を開始する。単位選択回路部
１６は、上記比（ヒット率）にもとすいて、以後どのよ
うな大きさで主記憶装置ＭＳＵから転送を受けるかを決
定し、主記憶装置制御部１川こ指示を与える。

第３図は第２図に示す構成に必要な制御を説明する一実
施例遷移図を示している。

図中ＦＢＭまフエツチ・ブロック・ナンバであってＦＢ
Ｎ＝０は８バイト単位、ＦＢＮ＝１は１６バイト単位、
ＦＢＮ＝２は２４バイト単位、ＦＢＮ＝３は３２バイト
単位を表わしている。またＤはバイト数増減指示フリッ
プ・フロップであってＤ＝１はバイト数増大過程、Ｄ＝
０はバイト数減少過程を表わしている。更にＧはヒット
率適正状態、ＮＧはヒット率非適正状態を表わしている
。図示の場合、次のように状態が遷移されてゆく。

即ち、‘１’ 状態Ａにおいて、ヒット率非適正状態Ｎ
Ｇが検出されると、バイト数増減指示フリップ・フロッ
プをＤ＝１に変更して状態Ｂに遷移する。適正な場合状
態Ａにとどまる。‘２’状態Ｂにおいて、非適正状態Ｎ
Ｇが検出されると、状態Ｃに遷移し、適正な場合状態Ｂ
にとどまる。

‘３｝ 状態Ｃにおいて、非適正状態ＮＧが検出される
と、状態Ｄに遷移する。

そして適正な場合状態Ｃにとどまる。‘４｝ 状態Ｄに
おいて、非適正状態ＮＧが検出されると、バイト数増減
指示フリツブ・フロツプをＤ＝川こ変更して状態Ｂに遷
移する。

適正な場合状態Ｄにとどまる。【５｝ 状態Ｅ‘こおい
て、非適正状態ＮＧが検出されると状態Ｆに遷移し、適
正な場合状態Ｅにとどまる。

【６ー 状態Ｆにおいて、非適正状態ＮＧが検出される
と、状態Ａに遷移する。

そして適正な場合状態日ことどまる。第４図は第２図に
表わす単位選択回路部の主要部の一実施例構成を示し、
第３図図示の遷移図にしたがう制御が行われるものとし
て示されている。

図中の符号１９はバイト数増減指示フリップ・フロップ
を表わし、２０，２１は一緒になってフェツチ・ブロッ
ク・ナンバ指示フリツブ・フロツプを構成している。ま
た２２は「一１」回路部、２３は「十１」回路部、２４
ないし４０は夫々アンド回路、４１ないし４６は夫々オ
ア回路を表わしている。第４図図示の構成は次のように
動作する。

即ち、凶 今第３図図示の状態Ａにあるのものとすると
き、フリツプ・フロツプ１９はＱ＝１、フリツプ・フロ
ツプ２０はＱ＝１、フリツブ・フロツプ２１はＱこ１に
ある。

‘８’ この状態で非適正状態ＮＧが検出されたとする
。このときアンド回路２９がオンされ、アンド回路３６
，３７がオンされている。これによって、フリツプ・フ
ロツプ１９はオア回路４２が論理「１」を発しているた
めＱ＝１に変更され、フリツプ・フロツプ２１はＱ＝１
となり、以後フェツチ・ブロック・ナンバ数をＦＢＮ＝
１とする。即ち状態Ｂに遷移する。勿論適正状態の場合
状態Ａがそのまま保持される。【Ｃ｝ 状態Ｂの場合に
非適正状態ＮＧが検出されたとするとき、アンド回路２
８がオンされ、アンド回路３４，３８がオンされている
。

これによって、フリップ・フロツブ１９はＱ＝１を保持
し、フリツプ・フロツプ２０はＱ＝１となり、フリツプ
・フロツプ２１はＱ＝１となってＦＢＮ＝２を指示する
。

即ち状態Ｃに遷移する。皿 状態Ｃの場合に非適正状態
ＮＧが検出されたとするとき、アンド回路２８がオンさ
れ、アンド回路３５，３７，３８がオンされている。

これによって、フリツプ・フロツプ１９はＱ＝１を保持
し、フリップ・フロップ２０と２１とは共にＱ＝１とな
ってＦＢＮ＝３を指示する。即ち状態Ｄに遷移する。‘
Ｅ｝ 状態Ｄの場合に非適正状態ＮＧが検出されたとき
、アンド回路２７がオンされ、アンド回路２２，４０が
オンされている。

これによって、フリツプ・フロツプ１９はオア回路４２
が論理「１」を発していないためＱ＝１に変更され、フ
リップ・フロップ２０はＱ＝１を保持され、フリツプ・
フロップ２１はＱ＝１に変更されてＦＢＮ＝２を指示す
る。即ち状態Ｅに遷移する。‘Ｆ｝ 状態Ｅの場合に非
適正状態ＮＧが検出されたとき、アンド回路３０がオン
され、アンド回路３２，３９がオンされている。

これによって、フリップ・フロップ１９はＱ＝１を保持
され、フリツプ・フロツプ２川まＱ＝１、フリツプ・フ
ロツプ２１はＱ＝１となりＦＢＮ＝１を指示する。即ち
状態Ｆに遷移する。に）状態Ｆの場合に非適正状態ＮＧ
が検出されたとき、アンド回路３０がオンされ、アンド
回路３７なし、し４０のいずれもオフ状態にある。

これによって、フリツプ・フロツプ１９はＱ＝１を保持
され、フリツプ・フロツプ２０はＱ＝１、フリツプ・フ
ロツブ２１はＱ＝１となり、ＦＢＮ＝０を指示する。即
ち状態Ａに遷移する。以上説明した如く、本発明によれ
ば、ヒット率を適正に保つよう、下位記憶装置から上位
記憶装置に転送する１かたまりの情報の大きさを変更す
ることが可能となる。

そして第３図を参照して説明した如く、いわば試行錯誤
的に上記情報の大きさを決定していることから、ジョブ
性格を前もって調べておくことを必要としない。なお上
記説明において、中間バッファ・メモリをもうけて該中
間バッファ・メモリと主記憶装置との間の情報転送に関
連して説明したが、本発明はそれに限られるものでない
ことは言うまでもない。

【図面の簡単な説明】

第１図は本発明の概念を説明する説明図、第２図は本発
明の一実施例構成図、第３図は第２図に示す構成に必要
な制御を説明する一実施例遷移図、第４図は第２図に表
わす単位選択回路部の主要部の一実施例構成を示す。 図中、１は主記憶装置、２は中間バッファ・メモリ、３
はキャッシュ・メモリ、４および５は夫々フェッチ単位
制御部、１１は中間バッファ・メモリ・タグ部、１２は
中間バッファ・メモリ・データ部、１４はヒット回数カ
ウンタ、１５はアクセス回数カゥンタ、１６は単位選択
回路部を表わす。 ア２図 矛１図 才３図 そ４図

Claims (1)

【特許請求の範囲】
1. １ 比較的大きい記憶容量をもつ下位記憶装置と比較的
   小さい記憶容量をもちかつ比較的高速度の上位記憶装置
   とをそなえ、上記下位記憶装置から上記上位記憶装置上
   に指定された単位の情報を転送せしめておき、処理実行
   に当つて上記上位記憶装置をアクセスし、当該上位記憶
   装置上に所望の情報が存在しない場合に上記下位記憶装
   置から当該所望の情報を含む上記指定された単位の情報
   を転送するよう構成した階層構造の記憶システムを有す
   るデータ処理システムにおいて、上記処理実行に当つて
   所望の情報が上記上位記憶装置上に存在しているか否か
   のヒツト比率をチエツクすると共に該ヒツト比率に対応
   して上記指定された単位の情報の大きさを指定するフエ
   ツチ単位制御部をもうけ、処理実行時における上記ヒツ
   ト比率に対応して上記下位記憶装置から上記上位記憶装
   置に転送する上記指定された単位の情報の大きさを変更
   するようにしてなり、上記フエツチ単位制御部は、上記
   上位記憶装置に対してアクセスがあつた回数を計数する
   アクセス回数カウンタと、当該上位記憶装置に対するア
   クセス時に所望の情報が存在したか否かを示すヒツト回
   数カウンタとをそなえ、該両カウンタの内容にもとずい
   て上記ヒツト率を決定することを特徴とする階層構造の
   記憶システムを有するデータ処理システム。