JPS6031039B2 - メモリ用集積回路装置 - Google Patents
メモリ用集積回路装置Info
- Publication number
- JPS6031039B2 JPS6031039B2 JP55085362A JP8536280A JPS6031039B2 JP S6031039 B2 JPS6031039 B2 JP S6031039B2 JP 55085362 A JP55085362 A JP 55085362A JP 8536280 A JP8536280 A JP 8536280A JP S6031039 B2 JPS6031039 B2 JP S6031039B2
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- Japan
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- memory cell
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- test
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ用集積回路装置、特に試験用データ発
生回路を含んだメモリ用集積回路装置に関するものであ
る。
生回路を含んだメモリ用集積回路装置に関するものであ
る。
メモリ用集積回路は、集積回路技術の発展に伴ない、近
年ますます大容量化の方向にあるが、従来のメモリ集積
回路は、単純のチップの段階およびメモリ装置に組込ま
れた段階のいずれにおいても、メモリ用集積回路内に、
試験を高速で行なうための回路が設けられておらず、し
たがって試験時間が長時間かかる欠点があり、この傾向
はメモリ用集積回路の大規模化が進めば進むほど大きく
なる。
年ますます大容量化の方向にあるが、従来のメモリ集積
回路は、単純のチップの段階およびメモリ装置に組込ま
れた段階のいずれにおいても、メモリ用集積回路内に、
試験を高速で行なうための回路が設けられておらず、し
たがって試験時間が長時間かかる欠点があり、この傾向
はメモリ用集積回路の大規模化が進めば進むほど大きく
なる。
本発明の目的は、メモリ用集積回路内に試験用データ発
生回路と、これらデータ群を書込み、かつ読出す手段と
読出されたデータと前記試験用データ発生回路出力から
の期待値とをデータ群ごとに比較する手段を有すること
により、一度に前記データごとに試験し「高速に試験の
できるメモリ集積回路装置を提供することにある。
生回路と、これらデータ群を書込み、かつ読出す手段と
読出されたデータと前記試験用データ発生回路出力から
の期待値とをデータ群ごとに比較する手段を有すること
により、一度に前記データごとに試験し「高速に試験の
できるメモリ集積回路装置を提供することにある。
本発明は、複数個の複数ビット構成のメモリセル群から
なるメモリ用集積回路において、前記メモリセル群に書
込む試験用データおよび前記メモリセル群から謙出され
るデ−夕の期待値を発生する試験用データ発生手段と、
メモリセル群からの論出しデータと前記データ発生手段
からの期待値とを比較する比較手段と、メモリセル群ご
とに読出し書込みを行なう手段と、前記データ発生手段
および読出し書込みを行なう手段とを起動する起動手段
とを当該メモリ用集積回路を含んで構成される。
なるメモリ用集積回路において、前記メモリセル群に書
込む試験用データおよび前記メモリセル群から謙出され
るデ−夕の期待値を発生する試験用データ発生手段と、
メモリセル群からの論出しデータと前記データ発生手段
からの期待値とを比較する比較手段と、メモリセル群ご
とに読出し書込みを行なう手段と、前記データ発生手段
および読出し書込みを行なう手段とを起動する起動手段
とを当該メモリ用集積回路を含んで構成される。
次に本発明の−実施例について図面を参照して説明する
。
。
第１図において、書込みデータ１００，切換え信号１０
３，読出し／書込み制御信号１０４，タイミング信号１
０５を入力とし、試験用データ４０３，アドレス制御信
号４００，読出しデータ制御信号４０竃，書込みデータ
制御信号４０２を出力とする制御回路１と、書込みデー
タ亀００を入力とし書込みデータ４０４を出力とする書
込みデータバッファ２と、アドレス信号１０２，アドレ
ス制御信号４００を入力とし、Ｘアドレスデコード信号
３００，３１０，肌３ｍｏを出力とするアドレスデコー
ド回路３と、アドレス信号１０２，試験用データ４０３
，書込みデータ制御信号４０２，講出しデータ２００，
２０１，・川，２０ｎを入力とし、書込みデータ２１０
，２１１，．・・，２ｌｎを出力とする書込みデータ選
択回路４と、議出しデータ２００，２０１，…，２０ｎ
，アドレス信号１０２，議出しデータ制御信号４０１，
比較一致信号４０５を入力とし、読出しデータ１０１を
出力とする講出しデータ選択回路５と、読出しデータ２
００，２０１，・・・，２ｎ，試験用データ４０３を入
力とし、比較一致信号４０５を出力と，する比較回路６
と、制御回路１内にあり試験用データを発生する試験用
データ発生回路７と、記憶セル００，０１，・・・ｏｎ
；１０，１１１，・・・，ｌｎ；…；ｍ０，ｍｌ，…，
ｍｎとから構成され、記憶セル００，１０，…，ｍｏ；
０１，１１，・・・，ｍｌ；ｏｎ，ｌｎ，・・・ｍｎ；
にはそれぞれ書込みデータ２１０：２１１；…；２１ｎ
を入力とし、議出しデータ２００；２０１；・・・２０
ｎを出力とし、さらに記憶セル００，０１．・・・，ｏ
ｎ：１０，１１，．．．，１ｎ；．．．；ｍ０，ｍ１，
．．．ｍｎ；にはそれぞれＸアドレスデコード信号３０
０；３１０：・・・；３ｍｏが入力される。
３，読出し／書込み制御信号１０４，タイミング信号１
０５を入力とし、試験用データ４０３，アドレス制御信
号４００，読出しデータ制御信号４０竃，書込みデータ
制御信号４０２を出力とする制御回路１と、書込みデー
タ亀００を入力とし書込みデータ４０４を出力とする書
込みデータバッファ２と、アドレス信号１０２，アドレ
ス制御信号４００を入力とし、Ｘアドレスデコード信号
３００，３１０，肌３ｍｏを出力とするアドレスデコー
ド回路３と、アドレス信号１０２，試験用データ４０３
，書込みデータ制御信号４０２，講出しデータ２００，
２０１，・川，２０ｎを入力とし、書込みデータ２１０
，２１１，．・・，２ｌｎを出力とする書込みデータ選
択回路４と、議出しデータ２００，２０１，…，２０ｎ
，アドレス信号１０２，議出しデータ制御信号４０１，
比較一致信号４０５を入力とし、読出しデータ１０１を
出力とする講出しデータ選択回路５と、読出しデータ２
００，２０１，・・・，２ｎ，試験用データ４０３を入
力とし、比較一致信号４０５を出力と，する比較回路６
と、制御回路１内にあり試験用データを発生する試験用
データ発生回路７と、記憶セル００，０１，・・・ｏｎ
；１０，１１１，・・・，ｌｎ；…；ｍ０，ｍｌ，…，
ｍｎとから構成され、記憶セル００，１０，…，ｍｏ；
０１，１１，・・・，ｍｌ；ｏｎ，ｌｎ，・・・ｍｎ；
にはそれぞれ書込みデータ２１０：２１１；…；２１ｎ
を入力とし、議出しデータ２００；２０１；・・・２０
ｎを出力とし、さらに記憶セル００，０１．・・・，ｏ
ｎ：１０，１１，．．．，１ｎ；．．．；ｍ０，ｍ１，
．．．ｍｎ；にはそれぞれＸアドレスデコード信号３０
０；３１０：・・・；３ｍｏが入力される。
なお、第１図では書込みデータ４０３は１本の信号のよ
うに示してあるが、実際には読出しデータ２０１ふ２０
ｎにそれぞれビット毎に対応し、任意のデータが与えら
れるものとしてもよい。次にその動作について説明する
と、先ず通常の議出し／書込み動作においては、功替信
号１０３は通常動作を指定し１回目のアドレス信号１０
２が与えられるとともにタイミング信号１０５が与えら
れると、制御回路１からアドレス信号制御信号４００が
出力され、アドレスデコード回路３の出力であるＸアド
レスデコード信号３００，３１０，・・・，３ｍｏのい
ずれかが選択されるので、該当するＸアドレスデコード
信号３１０（ｉ＝０，１，．．．，ｍ）により記憶セル
ｊ０，ｉｌ，・・・，ｌｎから記憶情報が講出しデータ
２００，２０１，・・・，２０ｎとして読出され、議出
し動作の場合にはタイミング信号ｉ０５と論出し状態を
指定する議出し／書込み制御信号１０４により制御回路
１から出力される読出しデータ制御信号４０１と２回目
のアドレス信号１０２が、読出しデータ２００，２０１
，・・・，２０ｎとともに論出しデータ選択回路５に入
力されるとト記憶セル１０，１１，．・・，ｌｎのうち
いずれかの１セルが選択されて論出しデータ１０１とし
て謙出され、一方書込み動作の場合にはち議出し／書込
み制御信号１０４が書込み状態にされて、タイミング信
号１０５が制御回路１に与えられて書込みデ−タ制御信
号４０２が出力されると、書込みデータ選択回路４には
、書込みデータ１００が書込みデータバッファ２を経て
得られた書込データ４０４と、第２回のアドレス１０２
と、書込みデータ制御信号４０２が入力されて所定の１
セルには入力データ１００が書込まれ、一方その他の同
一Ｘアドレスのセル１０，１１，・・・，ｉｎ‘こは読
出されたデータがそのまま書込まれて書込み動作が行な
われる。以上説明した通常動作においては、従来のもの
と同じでありメモリ用集積回路内の所要の１セルが２回
転送されるアドレスによりはじめのアドレスにより×方
向の、次のアドレスによりＹ方向のセルが選択されて謙
出又は書込みが行なわれる。
うに示してあるが、実際には読出しデータ２０１ふ２０
ｎにそれぞれビット毎に対応し、任意のデータが与えら
れるものとしてもよい。次にその動作について説明する
と、先ず通常の議出し／書込み動作においては、功替信
号１０３は通常動作を指定し１回目のアドレス信号１０
２が与えられるとともにタイミング信号１０５が与えら
れると、制御回路１からアドレス信号制御信号４００が
出力され、アドレスデコード回路３の出力であるＸアド
レスデコード信号３００，３１０，・・・，３ｍｏのい
ずれかが選択されるので、該当するＸアドレスデコード
信号３１０（ｉ＝０，１，．．．，ｍ）により記憶セル
ｊ０，ｉｌ，・・・，ｌｎから記憶情報が講出しデータ
２００，２０１，・・・，２０ｎとして読出され、議出
し動作の場合にはタイミング信号ｉ０５と論出し状態を
指定する議出し／書込み制御信号１０４により制御回路
１から出力される読出しデータ制御信号４０１と２回目
のアドレス信号１０２が、読出しデータ２００，２０１
，・・・，２０ｎとともに論出しデータ選択回路５に入
力されるとト記憶セル１０，１１，．・・，ｌｎのうち
いずれかの１セルが選択されて論出しデータ１０１とし
て謙出され、一方書込み動作の場合にはち議出し／書込
み制御信号１０４が書込み状態にされて、タイミング信
号１０５が制御回路１に与えられて書込みデ−タ制御信
号４０２が出力されると、書込みデータ選択回路４には
、書込みデータ１００が書込みデータバッファ２を経て
得られた書込データ４０４と、第２回のアドレス１０２
と、書込みデータ制御信号４０２が入力されて所定の１
セルには入力データ１００が書込まれ、一方その他の同
一Ｘアドレスのセル１０，１１，・・・，ｉｎ‘こは読
出されたデータがそのまま書込まれて書込み動作が行な
われる。以上説明した通常動作においては、従来のもの
と同じでありメモリ用集積回路内の所要の１セルが２回
転送されるアドレスによりはじめのアドレスにより×方
向の、次のアドレスによりＹ方向のセルが選択されて謙
出又は書込みが行なわれる。
なお、タイミング信号１０５は、これらの動作を制御す
るために使用され、１信号でなく複数の信号でもよい。
以上通常動作で説明した、アドレス信号の与え方や、読
出し／書込み動作は基本的には近年一般的な６４／２５
６キロビツトダイナミツクメモリ等と同等である。次に
試験動作の場合は、切替え信号１０８が試験状態にされ
て書込みデータ１００が論理状態“０”で入力されると
、制御回路１内の書込みデータ発生回路７が初期状態に
セットされ、次いで書込みデータ１００が論理“１”の
状態で、切替え信号１０８が試験状態であると、タイミ
ング信号１０５の入力にしたがって制御回路１内の試験
用データ発生回路７から試験用データ４０３が発生され
、また謙出し／書込み制御信号１０４が書込み状態であ
るとアドレス信号１０２の指定するＸアドレスデコード
信号により、記憶セルｊｏ，ｊｌ，…，ｒ（ｊ＝０，ｉ
，…，ｍ）に対し、書込みデータ制御信号４０２で同時
に試験用データ４０８が書込みデータ選択回路４を経て
書込みデータ２１０，２１１，…，２１ｎとして与えら
れて、書込まれ、一方読出し／書込み制御信号１８４が
読出し状態であると、アドレス信号１０２の指定する×
アドレスデコード信号により、記憶セルｊｏ，ｊｌに対
し同時に論出しが行なわれるとともに、試験用データ４
０８が試験用データ発生回路７より出力されて、これら
が比較回路６へ入力され、読出しデータ２００，２０１
，…，２０ｎと試験用データ４０３がそれぞれ対応する
ビット毎に比較されその結果が一致しているか杏かが一
致信号４０５として出力され、議出しデータ選択回珍５
に与えられるとともに議出しデータ制御信号４０１によ
り一致信号４０５が議出しデータ制御信号４０１により
一致信号４０５が議出しデータ１０１として出力される
ので、あらかじめ同一Ｘアドレスに対して試験データと
して書込まれた記憶情報が同様にして譲出され、比較さ
れた結果が出力されることとなり、高速にメモリ用集積
回路の試験を行なうことができる。
るために使用され、１信号でなく複数の信号でもよい。
以上通常動作で説明した、アドレス信号の与え方や、読
出し／書込み動作は基本的には近年一般的な６４／２５
６キロビツトダイナミツクメモリ等と同等である。次に
試験動作の場合は、切替え信号１０８が試験状態にされ
て書込みデータ１００が論理状態“０”で入力されると
、制御回路１内の書込みデータ発生回路７が初期状態に
セットされ、次いで書込みデータ１００が論理“１”の
状態で、切替え信号１０８が試験状態であると、タイミ
ング信号１０５の入力にしたがって制御回路１内の試験
用データ発生回路７から試験用データ４０３が発生され
、また謙出し／書込み制御信号１０４が書込み状態であ
るとアドレス信号１０２の指定するＸアドレスデコード
信号により、記憶セルｊｏ，ｊｌ，…，ｒ（ｊ＝０，ｉ
，…，ｍ）に対し、書込みデータ制御信号４０２で同時
に試験用データ４０８が書込みデータ選択回路４を経て
書込みデータ２１０，２１１，…，２１ｎとして与えら
れて、書込まれ、一方読出し／書込み制御信号１８４が
読出し状態であると、アドレス信号１０２の指定する×
アドレスデコード信号により、記憶セルｊｏ，ｊｌに対
し同時に論出しが行なわれるとともに、試験用データ４
０８が試験用データ発生回路７より出力されて、これら
が比較回路６へ入力され、読出しデータ２００，２０１
，…，２０ｎと試験用データ４０３がそれぞれ対応する
ビット毎に比較されその結果が一致しているか杏かが一
致信号４０５として出力され、議出しデータ選択回珍５
に与えられるとともに議出しデータ制御信号４０１によ
り一致信号４０５が議出しデータ制御信号４０１により
一致信号４０５が議出しデータ１０１として出力される
ので、あらかじめ同一Ｘアドレスに対して試験データと
して書込まれた記憶情報が同様にして譲出され、比較さ
れた結果が出力されることとなり、高速にメモリ用集積
回路の試験を行なうことができる。
本発明には以上説明したように、×，Ｙの２次元で構成
されるメモリ用集積回路において、同一Ｘアドレスのセ
ルに対し前記集積回路内に内蔵された試験用データ発生
回路よりデータを発生し、同時に書込みを行なうととも
に前記データ発生回略のデータと同一Ｘアドレスのセル
からの読出しデータを比較する回路を設けてこれらの一
致を検査することにより高速にメモリ用集積回路の試験
を行なうことができる。
されるメモリ用集積回路において、同一Ｘアドレスのセ
ルに対し前記集積回路内に内蔵された試験用データ発生
回路よりデータを発生し、同時に書込みを行なうととも
に前記データ発生回略のデータと同一Ｘアドレスのセル
からの読出しデータを比較する回路を設けてこれらの一
致を検査することにより高速にメモリ用集積回路の試験
を行なうことができる。
第１図は本発明の一実施例を示すブロック図である。
１……制御回路、２……書込みデータバッファ、３・・
・・・・アドレスデコード回路、４・・・・・・書込み
データ選択回路、５・…・・読出しデータ選択回路、６
・・・・・・比較回路、７・・・・・・試験用データ発
生回路、１００・・・・・・書込みデータ、１０１・・
・・・・読出しデータ、１０２・・・・・・アドレス信
号、１０３・・・・・・切替え信号、１０４・・・・・
・読出し／書込み制御信号、１０５・・・・・・タイミ
ング信号、２００，２０１，・・・，２０ｎ・・・・・
・謙出しデータ、２１０，２１１，・・・，２１ｎ・・
・・・・書込みデータ、３００，３１０，・・・，３ｍ
０・・・・・・Ｘアドレスデコード信号、４００アドレ
ス制御信号、４０１・…・・読出しデータ制御信号、４
０２・・・・・・書込みデータ制御信号、４０３・・・
・・・試験用デ−夕、４０４・・・・・・書込みデータ
、４０５…・・・比較一致信号、００，０１，・・・，
ｏｎ，１０，１１，・・・，ｌｎ，・・・，ｍ０，ｍｌ
，・・・ｍｎ・・・・・・記憶セル。 第１図
・・・・アドレスデコード回路、４・・・・・・書込み
データ選択回路、５・…・・読出しデータ選択回路、６
・・・・・・比較回路、７・・・・・・試験用データ発
生回路、１００・・・・・・書込みデータ、１０１・・
・・・・読出しデータ、１０２・・・・・・アドレス信
号、１０３・・・・・・切替え信号、１０４・・・・・
・読出し／書込み制御信号、１０５・・・・・・タイミ
ング信号、２００，２０１，・・・，２０ｎ・・・・・
・謙出しデータ、２１０，２１１，・・・，２１ｎ・・
・・・・書込みデータ、３００，３１０，・・・，３ｍ
０・・・・・・Ｘアドレスデコード信号、４００アドレ
ス制御信号、４０１・…・・読出しデータ制御信号、４
０２・・・・・・書込みデータ制御信号、４０３・・・
・・・試験用デ−夕、４０４・・・・・・書込みデータ
、４０５…・・・比較一致信号、００，０１，・・・，
ｏｎ，１０，１１，・・・，ｌｎ，・・・，ｍ０，ｍｌ
，・・・ｍｎ・・・・・・記憶セル。 第１図
Claims (1)
- １ 同一アドレス信号線を用いて同一メモリサイクル内
で第１及び第２のアドレスを受付け、第１のアドレス信
号により複数個のメモリセル群のうちの対応する１つの
メモリセル群を選択し、第２のアドレス信号により当該
メモリセル群のうちの対応するメモリセルを指定する読
出し書込み可能なメモリ用集積回路において、通常／試
験指定、読出し／書込み指定及びタイミング信号を入力
して、メモリ用集積回路内部を制御する制御信号及び試
験データを発生する第１の手段と、前記第１のアドレス
信号にもとずき任意のメモリセル群を選択する第２の手
段と、外部から与えられる書込みデータあるいは第１の
手段から与えられる試験パターンをメモリセル群に与え
る第３の手段と、メモリセル群から出力される読出しデ
ータあるいは第５の手段出力をデータ出力として出力す
る第４の手段と、第１の手段から出力される試験パター
ンとメモリセル群から出力される読出しデータとを比較
する第５の手段とを含み、通常書込み動作においては第
１の手段に与えられる通常、読出し指定及びタイミング
信号とにより第２の手段に与えられる第１のアドレスに
より指定されるメモリセル群を選択し、第１の手段から
出力される制御信号により第３の手段に入力されたデー
タが当該メモリセル群の第２のアドレスにより指定され
たメモリセルに第３の手段を経て書込まれ、通常読出し
動作においては第１の手段に与えられる通常、書込み指
定及びタイミング信号とにより第２の手段に与えられる
第１のアドレスにより指定されるメモリセル群を選択し
、第１の手段から出力される制御信号により当該メモリ
セル群から読出された読出しデータが第４の手段におい
て第２のアドレスにより選択されて出力され、試験書込
み動作においては第１の手段に与えられる試験、書込み
指定及びタイミング信号とにより、制御信号及びメモリ
セル群に与えられる書込み用試験データが順次発生され
ると共に、第２の手段に順次与えられる第１のアドレス
にもとずき、順次メモリセル群が選択され、第１の手段
出力である試験パターンが第３の手段を経て、順次メモ
リセル群に与えられて、同時に１つずつのメモリセル群
に書込みが行なわれ、試験読出し動作においては第１の
手段に与えられる試験、読出し指定及びタイミング信号
とにより制御信号及び第５の手段に与えられる比較用試
験データが順次発生されると共に、第２の手段に順次与
えられる第１のアドレスにもとづき第２の手段により順
次メモリセル群が選択されて、読出しデータが出力され
て前記試験データと第５の手段に入力されて比較され、
両者が一致すれば第４の手段を経て一致信号として出力
されることを特徴とするメモリ用集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55085362A JPS6031039B2 (ja) | 1980-06-24 | 1980-06-24 | メモリ用集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55085362A JPS6031039B2 (ja) | 1980-06-24 | 1980-06-24 | メモリ用集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5712497A JPS5712497A (en) | 1982-01-22 |
| JPS6031039B2 true JPS6031039B2 (ja) | 1985-07-19 |
Family
ID=13856595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55085362A Expired JPS6031039B2 (ja) | 1980-06-24 | 1980-06-24 | メモリ用集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031039B2 (ja) |
-
1980
- 1980-06-24 JP JP55085362A patent/JPS6031039B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5712497A (en) | 1982-01-22 |
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