JPH0324655A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0324655A JPH0324655A JP1158846A JP15884689A JPH0324655A JP H0324655 A JPH0324655 A JP H0324655A JP 1158846 A JP1158846 A JP 1158846A JP 15884689 A JP15884689 A JP 15884689A JP H0324655 A JPH0324655 A JP H0324655A
- Authority
- JP
- Japan
- Prior art keywords
- write
- signal group
- data
- group
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は．計算機システムに関する。
！３図は．従来のエラー検出修正コード（以下ＥＣＣと
言う）付メモリの一例であシ，図において（１１は書込
先アドレス信号群（イ）と書込データ信号群（口）と書
込制御信号（ハ）と読出し制御信号（ニ）を入力とし書
込先アドレス読出しデータ信号群（ホ）を出力するメモ
リ．（２）は書込入力データ信号群（ヘ）とデータ選択
信号（ト）と書込先アドレス読出しデータ保持信号群（
リ）を入力としデータ選択信号（ト）に従い書込入力デ
ータ信号群（ヘ）の１部と書込先アトレス読出し保持デ
ータ信号群（リ）の内前記書込入力データ信号群（ヘ）
の１部以外に相当する部分を選択し書込データ信号群（
口）を出力するデータ選択器．（３）ぱ書込データ信号
群（ロ）を入力とし決められたＦＣＣ（７）を出力する
ＥＣＣ発生回路．（４）は書込先アドレス信号群０）と
書込制御信号（ハ）とＥＣＣ（７）を入力とするＥＣＣ
用メモ！Ｊ，！５１は読出し制御信号（ニ）と書込先ア
ドレス読出しデータ信号群（ホ）を入力とし．読出し制
御信号（ニ）のタイミングによう書込先アドレス読出し
データ信号群（ホ）を保持して書込先アドレス読出しデ
ータ保持信号群（Ｕ）を出力するデータパツファである
。
言う）付メモリの一例であシ，図において（１１は書込
先アドレス信号群（イ）と書込データ信号群（口）と書
込制御信号（ハ）と読出し制御信号（ニ）を入力とし書
込先アドレス読出しデータ信号群（ホ）を出力するメモ
リ．（２）は書込入力データ信号群（ヘ）とデータ選択
信号（ト）と書込先アドレス読出しデータ保持信号群（
リ）を入力としデータ選択信号（ト）に従い書込入力デ
ータ信号群（ヘ）の１部と書込先アトレス読出し保持デ
ータ信号群（リ）の内前記書込入力データ信号群（ヘ）
の１部以外に相当する部分を選択し書込データ信号群（
口）を出力するデータ選択器．（３）ぱ書込データ信号
群（ロ）を入力とし決められたＦＣＣ（７）を出力する
ＥＣＣ発生回路．（４）は書込先アドレス信号群０）と
書込制御信号（ハ）とＥＣＣ（７）を入力とするＥＣＣ
用メモ！Ｊ，！５１は読出し制御信号（ニ）と書込先ア
ドレス読出しデータ信号群（ホ）を入力とし．読出し制
御信号（ニ）のタイミングによう書込先アドレス読出し
データ信号群（ホ）を保持して書込先アドレス読出しデ
ータ保持信号群（Ｕ）を出力するデータパツファである
。
第４図は．第３図の一般的な動作説明図である。
第３図．第４図において．アドレスＦＦＦＦのデータＡ
Ｈを書込入力データ信号群としてＸＣ （Ｘは任意）を
入力してＡＣに書き換える例を説明する。書込先アドレ
ス信号群（イ）ＦＦＦＦと読出し制御信号（ニ）を入力
すると書込先アドレス読出しデータ信号群（ホ）ＡＢが
出力されデータパツファ（５）より書込先アドレス読出
しデータ保持信号群（り）ＡＢが出力され保持される。
Ｈを書込入力データ信号群としてＸＣ （Ｘは任意）を
入力してＡＣに書き換える例を説明する。書込先アドレ
ス信号群（イ）ＦＦＦＦと読出し制御信号（ニ）を入力
すると書込先アドレス読出しデータ信号群（ホ）ＡＢが
出力されデータパツファ（５）より書込先アドレス読出
しデータ保持信号群（り）ＡＢが出力され保持される。
次に．書込入力データ信号群（ヘ）とデータ選択信号（
ト）を入力するとデータ選択器《２》よシ書込データ信
号群（ロ）が出力されｇｃｃ発生回路（３）よｆｉＥｃ
ｃ（７）が出力される。書込制御信号ｆ→によう書込デ
ータ信号群（ロ）及びＥＣＣ（７）はそれぞれメモリ《
１）及びＥＣＣ用メモリ（４のアドレスＦＦＦＦに書込
筐れる。
ト）を入力するとデータ選択器《２》よシ書込データ信
号群（ロ）が出力されｇｃｃ発生回路（３）よｆｉＥｃ
ｃ（７）が出力される。書込制御信号ｆ→によう書込デ
ータ信号群（ロ）及びＥＣＣ（７）はそれぞれメモリ《
１）及びＥＣＣ用メモリ（４のアドレスＦＦＦＦに書込
筐れる。
第３図に示すメモリ装置においてメモリ内のデータ信号
群の一部を書き換える場合．第４図に示すように読出し
と書込みの両方を順番に実行しなくてはならず．書込み
時間がかかるという課題がある。
群の一部を書き換える場合．第４図に示すように読出し
と書込みの両方を順番に実行しなくてはならず．書込み
時間がかかるという課題がある。
本発明は．従来のメモリを．書込先アドレス信号群と書
込データ信号群と第１ポート用書込制御信号を第１のポ
ートの入力とし．書込先アドレス信号群と第２ポート用
胱出し制御信号を第２のポートの入力とし．書込先アド
レス読出しデータ信号群を第２のポートの出力信号とし
て出力する２一ポートメモリに置き替へ．データバツフ
ァを削除したものである。
込データ信号群と第１ポート用書込制御信号を第１のポ
ートの入力とし．書込先アドレス信号群と第２ポート用
胱出し制御信号を第２のポートの入力とし．書込先アド
レス読出しデータ信号群を第２のポートの出力信号とし
て出力する２一ポートメモリに置き替へ．データバツフ
ァを削除したものである。
本発明においては．メモリ内のデータ信号群のＰ部を書
き換える場合第２ポート用読出し制御信号と第１ポート
用書込制御信号を同時に入力して書き換える。
き換える場合第２ポート用読出し制御信号と第１ポート
用書込制御信号を同時に入力して書き換える。
第１図は．本発明による一実檜例である。図にかいて．
（１）は書込先アドレス信号群（イ）と書込データ信号
群（口）と第１ポート用書込制御信号（ハ）を第１のポ
ートの入力とし．書込先アドレス信号群（イ）と第２ポ
ート用読出し制御信号（ニ）を第２のポートの入力とし
．書込先アドレス読出しデータ信号群（ホ）を第２のポ
ートの出力信号として出力する２−ポートメモリ，（２
）は書込先アドレス読出しデータ信号群（ホ）と書込入
力データ信号群（ヘ）とデータ選択信号（ト）を入力と
しデータ選択信号（ト）に従い書込入力データ信号群（
ヘ）の一部と書込先アドレス読出しデータ信号群（ホ）
の内前記書込入力データ信号群（ヘ）の１部以外に相当
する部分を選択し書込データ信号群（ロ）を出力するデ
ータ選択器．（３）は書込データ信号群（口）を入力と
し決められたＥＣＣ（ホ）を出力するＦＣＣ発生回路．
（４）は書込先アドレス信号群（イ）と第１ポート用書
込制御信号（ハ）とＦＣＣ（７）を入力とするＥＣＣ用
メモリである。
（１）は書込先アドレス信号群（イ）と書込データ信号
群（口）と第１ポート用書込制御信号（ハ）を第１のポ
ートの入力とし．書込先アドレス信号群（イ）と第２ポ
ート用読出し制御信号（ニ）を第２のポートの入力とし
．書込先アドレス読出しデータ信号群（ホ）を第２のポ
ートの出力信号として出力する２−ポートメモリ，（２
）は書込先アドレス読出しデータ信号群（ホ）と書込入
力データ信号群（ヘ）とデータ選択信号（ト）を入力と
しデータ選択信号（ト）に従い書込入力データ信号群（
ヘ）の一部と書込先アドレス読出しデータ信号群（ホ）
の内前記書込入力データ信号群（ヘ）の１部以外に相当
する部分を選択し書込データ信号群（ロ）を出力するデ
ータ選択器．（３）は書込データ信号群（口）を入力と
し決められたＥＣＣ（ホ）を出力するＦＣＣ発生回路．
（４）は書込先アドレス信号群（イ）と第１ポート用書
込制御信号（ハ）とＦＣＣ（７）を入力とするＥＣＣ用
メモリである。
第２図は．一実捲例を説明するためのタイミング図であ
る。書込先アドレス信号群（イ）にＦＦＦＦを与える。
る。書込先アドレス信号群（イ）にＦＦＦＦを与える。
２−ポートメモリ（１）及びＥＣＣ用メモリ（４）のＦ
ＦＦＦ番地の初期データはそれぞれＡＩＩ及びＫＣＣ（
ＡＩＩ）とｔる。（ただ（，Ｅｃｃ（Ｘ）ハ，Ｘに対応
するＥＣＣ，）書込入力データ信号群（ヘ）にＸＣ（Ｘ
は任意）を与え．データ選択信号（ト）を入力する。読
出し制御信号（ニ）と書込制御信号（ハ）を同時に入力
する。書込先アドレス信号群（イ）と読出し制御信号（
ニ）により書込先アドレス読出しデータ信号群（ホ）が
出力される。書込先アドレス読出しデータ信号群（ホ）
と書込入力データ信号群（ヘ）とデータ選択信号（ト）
によ！ｌｌ書込データ信号群（ロ）が出力される。書込
データ信号群（ロ）によ，６ｇｃｃ（７）が出力される
。書込制御信号（ハ）にょり書込データ信号群（ロ）及
びＥＣＣ（７）はそれぞれ２−ポートメモリ（１）及び
ＥＣＣ用メモリ（４）のアドレスＦＦＦＦに書込まれる
。
ＦＦＦ番地の初期データはそれぞれＡＩＩ及びＫＣＣ（
ＡＩＩ）とｔる。（ただ（，Ｅｃｃ（Ｘ）ハ，Ｘに対応
するＥＣＣ，）書込入力データ信号群（ヘ）にＸＣ（Ｘ
は任意）を与え．データ選択信号（ト）を入力する。読
出し制御信号（ニ）と書込制御信号（ハ）を同時に入力
する。書込先アドレス信号群（イ）と読出し制御信号（
ニ）により書込先アドレス読出しデータ信号群（ホ）が
出力される。書込先アドレス読出しデータ信号群（ホ）
と書込入力データ信号群（ヘ）とデータ選択信号（ト）
によ！ｌｌ書込データ信号群（ロ）が出力される。書込
データ信号群（ロ）によ，６ｇｃｃ（７）が出力される
。書込制御信号（ハ）にょり書込データ信号群（ロ）及
びＥＣＣ（７）はそれぞれ２−ポートメモリ（１）及び
ＥＣＣ用メモリ（４）のアドレスＦＦＦＦに書込まれる
。
以上のように．本発明によれば．メモリ装置においてメ
モリ内のデータ信号群の一部を書き換える場合．読出し
と書込みの両方を同時に実行することができ．書込み時
間が従来の約１７２にすることができる。
モリ内のデータ信号群の一部を書き換える場合．読出し
と書込みの両方を同時に実行することができ．書込み時
間が従来の約１７２にすることができる。
第１図は本発明によるメモリ装置の一実陶例を示すブロ
ック図．第２図は本発明の動作原理を説明するためのタ
イミング図．第３図は従来のメモリ装置のブロック図．
第４図は従来のメモリ装置の動作原理を説明するための
タイミング図である。 図にかいて．《１》は２−ポートメモリ．（２）はデー
タ選択器．（３）はＥＣＣ発生回路．（４）はＥＣＣ用
メモリ．（５）はデータパツファ．（イ）ぱ書込先アド
レス信号群．（口）は書込データ信号群．（ハ）は書込
制御信号．（ニ）は読出し制御信号．（ホ）は書込先ア
ドレス読出しデータ信号群．（ヘ）は書込入力データ信
号群．（ト）はデータ選択信号．（７）はＥＣＣ，（Ｉ
Ｊ）ぱ書込先アドレス貌出しデータ保持信号群である。 なお．各図中同一符号は同一または相当部分を示す。 第 ２ 図 ＥＣＣ（チ） ） ｒトレ人Ｔ−ツ
ック図．第２図は本発明の動作原理を説明するためのタ
イミング図．第３図は従来のメモリ装置のブロック図．
第４図は従来のメモリ装置の動作原理を説明するための
タイミング図である。 図にかいて．《１》は２−ポートメモリ．（２）はデー
タ選択器．（３）はＥＣＣ発生回路．（４）はＥＣＣ用
メモリ．（５）はデータパツファ．（イ）ぱ書込先アド
レス信号群．（口）は書込データ信号群．（ハ）は書込
制御信号．（ニ）は読出し制御信号．（ホ）は書込先ア
ドレス読出しデータ信号群．（ヘ）は書込入力データ信
号群．（ト）はデータ選択信号．（７）はＥＣＣ，（Ｉ
Ｊ）ぱ書込先アドレス貌出しデータ保持信号群である。 なお．各図中同一符号は同一または相当部分を示す。 第 ２ 図 ＥＣＣ（チ） ） ｒトレ人Ｔ−ツ
Claims (1)
- 書込先アドレス信号群と書込データ信号群と第１ポート
用書込制御信号を第１のポートの入力とし、書込先アド
レス信号群と第２ポート用読出し制御信号を第２のポー
トの入力とし、書込先アドレス読出しデータ信号群を第
２のポートの出力信号として出力する２−ポートメモリ
と、書込先アドレス読出しデータ信号群と書込入力デー
タ信号群とデータ選択信号を入力としデータ選択信号に
従い書込入力データ信号群の、部と書込先アドレス読出
しデータ信号群の内前記書込入力データ信号群の１部以
外に相当する部分を選択し書込データ信号群を出力する
データ選択器と、書込データ信号群を入力とし決められ
たエラー検出修正コードを出力するエラー検出修正コー
ド発生回路と、書込先アドレス信号群と第１ポート用書
込制御信号とエラー検出修正コードを入力とするエラー
検出修正コード用メモリから構成されたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158846A JPH0324655A (ja) | 1989-06-21 | 1989-06-21 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158846A JPH0324655A (ja) | 1989-06-21 | 1989-06-21 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324655A true JPH0324655A (ja) | 1991-02-01 |
Family
ID=15680687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158846A Pending JPH0324655A (ja) | 1989-06-21 | 1989-06-21 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324655A (ja) |
-
1989
- 1989-06-21 JP JP1158846A patent/JPH0324655A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69602013D1 (de) | Parallelverarbeitungsredundanzs-vorrichtung und -verfahren für schnellere zugriffszeit und kleinere matrizeoberfläche | |
| JPH0324655A (ja) | メモリ装置 | |
| JP2878264B1 (ja) | トレーサ装置、トレースデータ圧縮方法および圧縮トレースデータ読み出し方法 | |
| JPH033200A (ja) | 半導体記憶装置 | |
| JPH0533252U (ja) | メモリ制御装置 | |
| JPS63175956A (ja) | パリテイ回路 | |
| JPS6031040B2 (ja) | メモリ用集積回路装置 | |
| SU1376121A2 (ru) | Устройство дл записи и контрол программируемой посто нной пам ти | |
| CN116594560A (zh) | 一种存储器的控制方法、控制器、芯片、电子设备 | |
| JPH04130943A (ja) | メモリ診断方式 | |
| JPH01223529A (ja) | 半導体ディスク装置 | |
| JPS6031039B2 (ja) | メモリ用集積回路装置 | |
| JPH03250224A (ja) | エラー検出条件生成回路 | |
| JPS5915876A (ja) | 回路動作記憶装置 | |
| JPH0218646A (ja) | 入出力共用メモリの再生回路 | |
| JPH05158802A (ja) | メモリ回路制御方法およびメモリ制御回路 | |
| JPH0241058B2 (ja) | ||
| JPH01205799A (ja) | メモリ回路試験機 | |
| JPH02123426A (ja) | マイクロプロセッサ | |
| JPH04333953A (ja) | バンクメモリ制御方式 | |
| JPH05313947A (ja) | リアルタイムトレーサ | |
| JPS6356739A (ja) | ヒストリメモリ制御方式 | |
| JPH01261750A (ja) | 再生可能な記憶回路 | |
| JPS62279452A (ja) | メモリ制御装置 | |
| JPS6191751A (ja) | デ−タバツフア出力制御方式 |