JPS603135A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
- Publication number
- JPS603135A JPS603135A JP58111354A JP11135483A JPS603135A JP S603135 A JPS603135 A JP S603135A JP 58111354 A JP58111354 A JP 58111354A JP 11135483 A JP11135483 A JP 11135483A JP S603135 A JPS603135 A JP S603135A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- terminal
- output
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶回路装置に係り、特に該回路内に備
えた自己発振回路、バイナリカウンタ回路によりアドレ
ス信号及びリード／ライト信号を作り出し、更に出力と
期待値を比較する正・誤動作判定回路を備えることによ
り、高価で複雑なテスト装置を使用しなくとも、簡単に
該回路の正・誤動作の判定が出来るようにした半導体記
憶回路装置に関する。
えた自己発振回路、バイナリカウンタ回路によりアドレ
ス信号及びリード／ライト信号を作り出し、更に出力と
期待値を比較する正・誤動作判定回路を備えることによ
り、高価で複雑なテスト装置を使用しなくとも、簡単に
該回路の正・誤動作の判定が出来るようにした半導体記
憶回路装置に関する。
最近、集積回路の大規模化に伴い、該回路のテストをす
るためのテスト装置が高価でかつ複雑化してきて（・る
。又、集積回路の内部素子の増大はテストプログラム作
成の時間及びテスティング時間の増大を余儀なくしてい
る。又、集積回路のウェハー検査につ（・て言及すれば
、高集積化に依る歩留りの低下で不良チップを測定する
時間も長くなる。以上述べたことはすべてｌチップ当り
の集積回路の費用に占めるテスティングのための費用を
増大させる結果となって（・る。従って、集積回路のテ
ストをいかに安価で簡単にテストするかは極めて重要で
あり本発明の意義・は真にこの点にある。
るためのテスト装置が高価でかつ複雑化してきて（・る
。又、集積回路の内部素子の増大はテストプログラム作
成の時間及びテスティング時間の増大を余儀なくしてい
る。又、集積回路のウェハー検査につ（・て言及すれば
、高集積化に依る歩留りの低下で不良チップを測定する
時間も長くなる。以上述べたことはすべてｌチップ当り
の集積回路の費用に占めるテスティングのための費用を
増大させる結果となって（・る。従って、集積回路のテ
ストをいかに安価で簡単にテストするかは極めて重要で
あり本発明の意義・は真にこの点にある。
本発明は、記憶回路チップ内にテスト機能を持った回路
を内蔵して（・るので、高価で複雑なテスト装置を使用
すること々く簡単に回路のテストが実施できる利点を有
して（・る。不良チップの混入の比較的多いウェハー検
査では、高価で複雑なテスト装置を用（・な（・のでテ
スティング費用の削減に特に有効である。又、製品開発
期に於〜・てはテストが簡単であるので、（・つでも簡
単にテストが出来ることは、試作製造プロセスの問題点
の発見を星めることも可能であり、この痛味でも本発明
は有効である。
を内蔵して（・るので、高価で複雑なテスト装置を使用
すること々く簡単に回路のテストが実施できる利点を有
して（・る。不良チップの混入の比較的多いウェハー検
査では、高価で複雑なテスト装置を用（・な（・のでテ
スティング費用の削減に特に有効である。又、製品開発
期に於〜・てはテストが簡単であるので、（・つでも簡
単にテストが出来ることは、試作製造プロセスの問題点
の発見を星めることも可能であり、この痛味でも本発明
は有効である。
以下図面を用（・て本発明の詳細な説明する。説明を解
りやすくするため、記憶回路はスタティンクメモリ（Ｓ
ＲＡＭ）を想定することにする。従来の半導体記憶回路
は広く一般に知られて（・る様に情報を記憶する１１メ
モリセル１１、情報を出し入れ（読み書き）するための
”リードライト回路１１及び情報の記憶位置（アドレス
）を決定する！１アドレス回路１により構成されており
テスト機能を有する回路を持っていな（・ので該回路の
正・誤動作の判定にはメモリテスタと呼ばれる高価で複
雑なテスト装置が必要であった。
りやすくするため、記憶回路はスタティンクメモリ（Ｓ
ＲＡＭ）を想定することにする。従来の半導体記憶回路
は広く一般に知られて（・る様に情報を記憶する１１メ
モリセル１１、情報を出し入れ（読み書き）するための
”リードライト回路１１及び情報の記憶位置（アドレス
）を決定する！１アドレス回路１により構成されており
テスト機能を有する回路を持っていな（・ので該回路の
正・誤動作の判定にはメモリテスタと呼ばれる高価で複
雑なテスト装置が必要であった。
第１図は本発明の基本構成を説明する図であり、第２図
は第１図の動作を説明するための各回路部の信号を示し
たものである。
は第１図の動作を説明するための各回路部の信号を示し
たものである。
先ず第１図を用いて本発明の基本原理を説明する。本図
に於（・て、自己発振回路１は入力端子５の信号により
該自己発振回路の”発振状態”と”発振停止状態１を選
択出来る様にしであるδバイナリカウンタ回路２は自己
発振回路１の発振信号を計数し、該計数値を２進数信号
で該回路の複数の出力端子に出力する回路である。３は
従来の半導体記憶回路と同じでメモリセル、アト７１回
路、リード・ライト回路を有する記憶回路である、バイ
ナリカウンタ回路２の出力ｉｄ Ｗｅ憶回路３のアドレ
ス信号入力に接続しである。４は記憶回路３が正しく動
作して（・るか否かを判定する正・誤動作判定回路であ
り記憶回路の出力信号とデータ入力信号７を比較するこ
とにより、正又は誤動作に対応する正・誤判定（Ｌ号を
出力１＞ｉｌｉ’子６がら出力する。
に於（・て、自己発振回路１は入力端子５の信号により
該自己発振回路の”発振状態”と”発振停止状態１を選
択出来る様にしであるδバイナリカウンタ回路２は自己
発振回路１の発振信号を計数し、該計数値を２進数信号
で該回路の複数の出力端子に出力する回路である。３は
従来の半導体記憶回路と同じでメモリセル、アト７１回
路、リード・ライト回路を有する記憶回路である、バイ
ナリカウンタ回路２の出力ｉｄ Ｗｅ憶回路３のアドレ
ス信号入力に接続しである。４は記憶回路３が正しく動
作して（・るか否かを判定する正・誤動作判定回路であ
り記憶回路の出力信号とデータ入力信号７を比較するこ
とにより、正又は誤動作に対応する正・誤判定（Ｌ号を
出力１＞ｉｌｉ’子６がら出力する。
又、自己発振回路１内の１つの信号をＷＥｊ伊回路３の
書ぎ込み又は読み出しの信号に使用づる様にしである。
書ぎ込み又は読み出しの信号に使用づる様にしである。
ＩＪ上の（イな成から〃る第１図の回路に於（・て、入
力端子５で１１発振状態ＩＩの信号を選択すると自己発
振回路は第２ｆｉＱＳ１に示す様な第１の信号を出力す
る。（発振周波数は自己発振回路の特性で決定され自由
に設計回船である）。該自己発振回路第］の出力信号を
計盈するバイナリカウンタ回路の出力０１，０□、０２
・・・・・・０お、はそれぞれ第２図のＯｏ （Ａｏ）
、０＋ （Ａ−１）＋０２ （−Ａ２） ＋Ｏｎ−＋（
Ａｎ−＋）に示す様々信号を出力し記憶回路部のアドレ
ス信号入力に伝達され、該信号により記憶回路はアドレ
スされる。一方自己発振回路から出力されるｊｇ ２の
信号Ｓ２は、入力信号グ■子８の４１号により記憶回路
の書き込みに必要力信号を出力したり、又、読み出しに
必要外信号を出力したり出来る様にｌ、であるので、前
記入力端子８の信号によって記憶１回路は書き込み可能
状態と読み出し可能状態がそれぞれ選択出来る。入力端
子８の状Ｆ５が省き込み可能状態であれｃ′ｌ： Ｓ
２の信号は壱き込ろに必畳な信号を出力しバイナリカウ
ンタ回路からのアドレス信号で選択されたメモリセルの
それぞれへ入カク；）子７のデータ信号が観き込まれる
。又、入力端子８の状態か軌み出し状態であれはＳ２の
信号は読み出しに必要に信号を出力し記憶回路の出力信
号Ｄｏと入力端子７のデータ入力信号（該読、み出し状
態に於（・ては期待値信号を入力する）が正・訂正う作
判定回路に送られて正常動作及びＶ１υ作のそれぞれに
対応した信号を出力端子６がら出力する。
力端子５で１１発振状態ＩＩの信号を選択すると自己発
振回路は第２ｆｉＱＳ１に示す様な第１の信号を出力す
る。（発振周波数は自己発振回路の特性で決定され自由
に設計回船である）。該自己発振回路第］の出力信号を
計盈するバイナリカウンタ回路の出力０１，０□、０２
・・・・・・０お、はそれぞれ第２図のＯｏ （Ａｏ）
、０＋ （Ａ−１）＋０２ （−Ａ２） ＋Ｏｎ−＋（
Ａｎ−＋）に示す様々信号を出力し記憶回路部のアドレ
ス信号入力に伝達され、該信号により記憶回路はアドレ
スされる。一方自己発振回路から出力されるｊｇ ２の
信号Ｓ２は、入力信号グ■子８の４１号により記憶回路
の書き込みに必要力信号を出力したり、又、読み出しに
必要外信号を出力したり出来る様にｌ、であるので、前
記入力端子８の信号によって記憶１回路は書き込み可能
状態と読み出し可能状態がそれぞれ選択出来る。入力端
子８の状Ｆ５が省き込み可能状態であれｃ′ｌ： Ｓ
２の信号は壱き込ろに必畳な信号を出力しバイナリカウ
ンタ回路からのアドレス信号で選択されたメモリセルの
それぞれへ入カク；）子７のデータ信号が観き込まれる
。又、入力端子８の状態か軌み出し状態であれはＳ２の
信号は読み出しに必要に信号を出力し記憶回路の出力信
号Ｄｏと入力端子７のデータ入力信号（該読、み出し状
態に於（・ては期待値信号を入力する）が正・訂正う作
判定回路に送られて正常動作及びＶ１υ作のそれぞれに
対応した信号を出力端子６がら出力する。
尚入力端子８の信号は正・誤動作判定回路（でも送られ
ており、入力端子８の信号がｖみ出し状態を選択した時
のみ正・誤動作判定回ｊ′ｆ骨１、正・誤動作の判定が
外される様にしてあＺｌ。
ており、入力端子８の信号がｖみ出し状態を選択した時
のみ正・誤動作判定回ｊ′ｆ骨１、正・誤動作の判定が
外される様にしてあＺｌ。
第３図は本発明の央ハの具イイζ例である。り下に第３
図の棺、成及び４作に付き訂しく物明する。
図の棺、成及び４作に付き訂しく物明する。
第３図でＡ Ｎ ＤゲートＧｌ、インパークゲート（）
２゜Ｃｉ ３ 、 Ｇ４ 、 Ｇ５を直列に接続しＧ５
の出力をＧ１の入力に帰還して自己発振回路なｒＶ＋成
して（・る。入ヵ端子３０１は該自己発振回路の”発振
状態０とｎ発振停止状態＋１を制御するＴこめの信Ｂを
入力する端子で高レベル信号で１１発振状態Ｉ＋、低レ
しル信号で″発掘停止状態”七なる。入力端子３０１の
信号はバイナリカウンタ回路ＢＣへも入力されており該
入力信号を低レベルにすｚｌことによりバイナリカウン
タ回［ｉＢＣの全出力は高レベルにされる様にしＣある
。
２゜Ｃｉ ３ 、 Ｇ４ 、 Ｇ５を直列に接続しＧ５
の出力をＧ１の入力に帰還して自己発振回路なｒＶ＋成
して（・る。入ヵ端子３０１は該自己発振回路の”発振
状態０とｎ発振停止状態＋１を制御するＴこめの信Ｂを
入力する端子で高レベル信号で１１発振状態Ｉ＋、低レ
しル信号で″発掘停止状態”七なる。入力端子３０１の
信号はバイナリカウンタ回路ＢＣへも入力されており該
入力信号を低レベルにすｚｌことによりバイナリカウン
タ回［ｉＢＣの全出力は高レベルにされる様にしＣある
。
自己発振回路の第１の発振出方３０４が、前記バイナリ
カウンタ回路ＢＣｃ福−１数入力端子に接続されており
バイナリカウンタ回Ｐｇ ＢＣに自己発振回路の発振信
号を２進数計数し片目支値を出力端子Ａ０’ 、 Ａ、
’ 、・・・・・・”ｒｌ−ｓｖｃ出力する。バイナリ
カウンタ回路ＢＣの出力Ａ。ｌ ”４ ’ ｌ・・・・
・・９Ａ′１１−１ はそれぞれＡＮＤゲートＧＡｏ
、ＧＡｌ、 ・・・・・・＝ ＧＡ ｎ ｓに入力され
ており該ゲートの出力（′：ｔぞねぞれ主％Ｑ ｆ、α
回＋、：；け、ＩＣのアドレス入力端子Ａ。、Ａ１．・
・・・、Ａｒ１−□に接続されて（・る。
カウンタ回路ＢＣｃ福−１数入力端子に接続されており
バイナリカウンタ回Ｐｇ ＢＣに自己発振回路の発振信
号を２進数計数し片目支値を出力端子Ａ０’ 、 Ａ、
’ 、・・・・・・”ｒｌ−ｓｖｃ出力する。バイナリ
カウンタ回路ＢＣの出力Ａ。ｌ ”４ ’ ｌ・・・・
・・９Ａ′１１−１ はそれぞれＡＮＤゲートＧＡｏ
、ＧＡｌ、 ・・・・・・＝ ＧＡ ｎ ｓに入力され
ており該ゲートの出力（′：ｔぞねぞれ主％Ｑ ｆ、α
回＋、：；け、ＩＣのアドレス入力端子Ａ。、Ａ１．・
・・・、Ａｒ１−□に接続されて（・る。
自己発振回路の第２の発振出力は炉回路愛構成するゲー
トＧ２及びＧ４の出力をエクスクルシブオアーゲー）Ｇ
６へ入力し該エクスクルシブオアーゲートＧ６の出力は
ＮＡＮＤゲートＧ７及びＡＮＤゲー）Ｇ８を通して主記
憶回路ＭＣのリード／ライト信号入力ＷＥに接続すると
共に後述の正・誤動作判定回路ＣＣを構成するＡＮＤゲ
ー）ＣＧ２へ入力する。正・誤動作判定回路ＣＣは、エ
クスクルシブオアーゲートＣＧＩ、Ａ−ＮＧゲートＣＧ
２、インバータゲー） ＣＧ ３及びフリップフロップ
回路を第３図破線内に示す様に構成する。すなわちエク
スクルシプオアーゲー）ＣＧＩは、主記憶回路部の出力
ＤＯと省き込みデータ／期待値データ信号入力端子ＤＩ
の一致・不一致を検出する働きをし、一致、不一致信号
をＡＮＤゲー）ＣＧ２へ入力する。又、該ＡＮＤゲー）
ＣＧ２の別の入力へは前述の自己発振回路の第２の発振
出力が入力されており、該信号が高レベルの時だけ前記
ＣＧｌの一致、不一致信号が次段のフリップフロップ回
路のクロック入力端子ＣＬＫに送られる様にたって（・
る。
トＧ２及びＧ４の出力をエクスクルシブオアーゲー）Ｇ
６へ入力し該エクスクルシブオアーゲートＧ６の出力は
ＮＡＮＤゲートＧ７及びＡＮＤゲー）Ｇ８を通して主記
憶回路ＭＣのリード／ライト信号入力ＷＥに接続すると
共に後述の正・誤動作判定回路ＣＣを構成するＡＮＤゲ
ー）ＣＧ２へ入力する。正・誤動作判定回路ＣＣは、エ
クスクルシブオアーゲートＣＧＩ、Ａ−ＮＧゲートＣＧ
２、インバータゲー） ＣＧ ３及びフリップフロップ
回路を第３図破線内に示す様に構成する。すなわちエク
スクルシプオアーゲー）ＣＧＩは、主記憶回路部の出力
ＤＯと省き込みデータ／期待値データ信号入力端子ＤＩ
の一致・不一致を検出する働きをし、一致、不一致信号
をＡＮＤゲー）ＣＧ２へ入力する。又、該ＡＮＤゲー）
ＣＧ２の別の入力へは前述の自己発振回路の第２の発振
出力が入力されており、該信号が高レベルの時だけ前記
ＣＧｌの一致、不一致信号が次段のフリップフロップ回
路のクロック入力端子ＣＬＫに送られる様にたって（・
る。
一方インバータゲー）ＣＧ３の入力は入力乾１子３０７
であり、該インバータゲー）ＣＧ３の出力は前述のフリ
ップフロップ回路のクリア一端子ＣＬＲへ送られて（・
る。フリップフロップ回路は前述のクロック入力端子及
びクリア一端子ＣＬＲの他に７リツプフロツプデータ入
力端子りを入力信号端子として持っており該ンリノプフ
ロツプデータ入力端子りは接地しておく。一方該フリッ
プフロップ回路の出力端子Ｑは正・誤動作判定信号出力
端子３０６と在って（・る。
であり、該インバータゲー）ＣＧ３の出力は前述のフリ
ップフロップ回路のクリア一端子ＣＬＲへ送られて（・
る。フリップフロップ回路は前述のクロック入力端子及
びクリア一端子ＣＬＲの他に７リツプフロツプデータ入
力端子りを入力信号端子として持っており該ンリノプフ
ロツプデータ入力端子りは接地しておく。一方該フリッ
プフロップ回路の出力端子Ｑは正・誤動作判定信号出力
端子３０６と在って（・る。
第３図に於ける入力信号端子ＣＳ 、 ＷＥ’ 。
Ａｏ” 、 Ａ、”・・・・・・Ａ！’ｎ、、等は記憶
回路の天使用時に使用される外部端子であり本発命回路
使用に於ける正・誤動作判定テスト時は高レベルにして
おく。
回路の天使用時に使用される外部端子であり本発命回路
使用に於ける正・誤動作判定テスト時は高レベルにして
おく。
以上の構成の本発明実施の第３図の回路の動作を以下に
説明する。入力３０１が高レベルの状態に於（・ては、
自己発振回路は発振状態、バイナリカウンタ回路幻計数
動作状態である。従って主記憶回路ＭＣのアドレス入力
（づバイナリカウンタ回路の出力に従ってアドレススキ
ャンがなされて（・る。一方入力端子３０７も高レベル
状態にしておくことにより自己発、振回路で作ら−れた
坐き込み信号はＧ７．Ｇ８を通って主記憶回路ＭＣに送
られて（・る。この状態に於いてはデータ入力端子ＤＩ
の信号が主記憶回路部へ書き込ま引、る。ここでデータ
入力信号を一定レベルにしておくとアトＩ／スか全ての
メ％ ＩＪセルをスキャンした後（ｄ全てのメモリセル
にデータ入力信号が書き込まれることになる。一方該書
き込み状態では入力端子３０７は高レベルにしておくの
で正・誤動作判定回路部のフリップフロップ回路のクリ
ア一端子ＣＬ几は低レベルが入力され該フリップフロッ
プ回路の出力Ｑすカけち、正・誤動作判定端子３０６（
づへレベルな出力して（・る。書き込み終了の後入力端
子３０７を低レベルにすると主配憶回路部の入カイ篇子
ＷＥＩ″ｉ高しベル一定となりアドレス回路で選択され
たメモリセルの内容が出力端子１）ｏへ出力されている
。（・わゆる読人出し状態と庁る。この状態に於（・て
も入力端子３０１ ＋１’ｊ高レベルにイ〒って１ｂす
るので自己発振回路は発振状態にあり、従ってアドレス
はスキャン状態である。主起（、Ｑ回路部が正常に動作
するものであれば出力１）ｏｉ前に入力したデータ信号
を出力していること（（在り、正・誤動作判定回路で入
力データ信号（この埒１合朝待イ１組信号）と比較され
る。正・誤動作判定回路部は、生能ｔき回路の出力とル
１待仙信号會エクスクルシブオアー回路に入力し、アド
レスが全セルスキャン中前記両信号が全メモリセルで一
致している場合（正常動作で娶る鳴合）は該回路ＣＧｌ
の出力は１δに低レベルに保たれる。従って次段の７リ
ツプフロツプ回路のクロック信号ＣＬＫは低１／ベルに
保たれ、接地しであるフリップフロラフデータ人力りが
フリップフロッオ杓に摺き込まれ力（・ので正・誤動作
判定端子３０６は高レベルを保ったままである。アドレ
スが全セルキャン中、−回もしくは複数回主記憶「１路
の出力ＤＯと期待値に不一致があれば不一致の田！（誤
動作があ１つた時）正・誤動作判定回路部のエクスクル
シブオアーゲートＣＧｈの出力装置レベルと存りＡ Ｎ
４）ゲートＣＧ２を通しで次段ンリップンロソプのク
ロック端子ＣＬＫが高レベルとηる。この時計ンリップ
ンロップは接地データが書き込まれるので正・誤動作判
定出力３０６は低レベルと々りこの状態を保持する。従
って正・誤動作判定出力端子が高レベルであるか低レベ
ルであるかを防１べることにより、記憶回路チップが正
常に動作しているか誤動作があるのか極めて簡単にテス
ト出来ることになる。
説明する。入力３０１が高レベルの状態に於（・ては、
自己発振回路は発振状態、バイナリカウンタ回路幻計数
動作状態である。従って主記憶回路ＭＣのアドレス入力
（づバイナリカウンタ回路の出力に従ってアドレススキ
ャンがなされて（・る。一方入力端子３０７も高レベル
状態にしておくことにより自己発、振回路で作ら−れた
坐き込み信号はＧ７．Ｇ８を通って主記憶回路ＭＣに送
られて（・る。この状態に於いてはデータ入力端子ＤＩ
の信号が主記憶回路部へ書き込ま引、る。ここでデータ
入力信号を一定レベルにしておくとアトＩ／スか全ての
メ％ ＩＪセルをスキャンした後（ｄ全てのメモリセル
にデータ入力信号が書き込まれることになる。一方該書
き込み状態では入力端子３０７は高レベルにしておくの
で正・誤動作判定回路部のフリップフロップ回路のクリ
ア一端子ＣＬ几は低レベルが入力され該フリップフロッ
プ回路の出力Ｑすカけち、正・誤動作判定端子３０６（
づへレベルな出力して（・る。書き込み終了の後入力端
子３０７を低レベルにすると主配憶回路部の入カイ篇子
ＷＥＩ″ｉ高しベル一定となりアドレス回路で選択され
たメモリセルの内容が出力端子１）ｏへ出力されている
。（・わゆる読人出し状態と庁る。この状態に於（・て
も入力端子３０１ ＋１’ｊ高レベルにイ〒って１ｂす
るので自己発振回路は発振状態にあり、従ってアドレス
はスキャン状態である。主起（、Ｑ回路部が正常に動作
するものであれば出力１）ｏｉ前に入力したデータ信号
を出力していること（（在り、正・誤動作判定回路で入
力データ信号（この埒１合朝待イ１組信号）と比較され
る。正・誤動作判定回路部は、生能ｔき回路の出力とル
１待仙信号會エクスクルシブオアー回路に入力し、アド
レスが全セルスキャン中前記両信号が全メモリセルで一
致している場合（正常動作で娶る鳴合）は該回路ＣＧｌ
の出力は１δに低レベルに保たれる。従って次段の７リ
ツプフロツプ回路のクロック信号ＣＬＫは低１／ベルに
保たれ、接地しであるフリップフロラフデータ人力りが
フリップフロッオ杓に摺き込まれ力（・ので正・誤動作
判定端子３０６は高レベルを保ったままである。アドレ
スが全セルキャン中、−回もしくは複数回主記憶「１路
の出力ＤＯと期待値に不一致があれば不一致の田！（誤
動作があ１つた時）正・誤動作判定回路部のエクスクル
シブオアーゲートＣＧｈの出力装置レベルと存りＡ Ｎ
４）ゲートＣＧ２を通しで次段ンリップンロソプのク
ロック端子ＣＬＫが高レベルとηる。この時計ンリップ
ンロップは接地データが書き込まれるので正・誤動作判
定出力３０６は低レベルと々りこの状態を保持する。従
って正・誤動作判定出力端子が高レベルであるか低レベ
ルであるかを防１べることにより、記憶回路チップが正
常に動作しているか誤動作があるのか極めて簡単にテス
ト出来ることになる。
以上述べたように本発明を実施すれば高価で複雑なテス
ト装置を使用することなく、又、専門のテスト装置使用
者を必要とせず安価で単純々テスト装置で簡単にテスト
出来、しかも測定時間の短縮が可能となるので記憶回路
製造に於けるテスティング費用を小さくすることが出来
る等極めて有効な面が多（・。
ト装置を使用することなく、又、専門のテスト装置使用
者を必要とせず安価で単純々テスト装置で簡単にテスト
出来、しかも測定時間の短縮が可能となるので記憶回路
製造に於けるテスティング費用を小さくすることが出来
る等極めて有効な面が多（・。
第１図は、本発明の基本構成及び基本原理を説明する図
であり第２図は第１図の動作を説明するための各回路部
の信号を示した図である。又、第３図は本発明の具体的
一実施例を示した図である。 なお図において、１・・・・・・自己発振回路、２・・
・・・・バイナリカウンタ回路、３・・・・・・記１．
扶回路、４・・・・・・正誤動作判定回路、５，８・・
・・・・入力端子、６・・・・・・出力端子、７・・・
・・・データ入力信号端子、３０１・・・入力端子、３
０２・・・・・・Ｇ２の出力、３０３・・・・・・Ｇ４
の出力、３０４・・・・・第１の発振出力、３０６・・
・正誤動作判定端子、３０７・・・・・・入力端子、で
ある。 ＼〜、−一７）
であり第２図は第１図の動作を説明するための各回路部
の信号を示した図である。又、第３図は本発明の具体的
一実施例を示した図である。 なお図において、１・・・・・・自己発振回路、２・・
・・・・バイナリカウンタ回路、３・・・・・・記１．
扶回路、４・・・・・・正誤動作判定回路、５，８・・
・・・・入力端子、６・・・・・・出力端子、７・・・
・・・データ入力信号端子、３０１・・・入力端子、３
０２・・・・・・Ｇ２の出力、３０３・・・・・・Ｇ４
の出力、３０４・・・・・第１の発振出力、３０６・・
・正誤動作判定端子、３０７・・・・・・入力端子、で
ある。 ＼〜、−一７）
Claims (3)
- （１） 自己発振回路と該自己発振回路の発振出力信号
を計数するカウンタ回路とを同一チップ内に有すること
を特徴する半導体記憶回路装置。 - （２） カウンタ回路の出力を該回路と同一チップ内の
記憶回路部のアドレス信号として使用することを特徴と
する特許請求の範囲第（１）項記載の半導体記憶回路装
置。 - （３）記憶回路の出力とデータ入力信号を比較し該記憶
回路が正しく動作しているか否かを検出する回路を同一
チップ内に有することを特徴とする特許請求の範囲第（
２）項記載の半導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111354A JPS603135A (ja) | 1983-06-21 | 1983-06-21 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111354A JPS603135A (ja) | 1983-06-21 | 1983-06-21 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603135A true JPS603135A (ja) | 1985-01-09 |
Family
ID=14559065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111354A Pending JPS603135A (ja) | 1983-06-21 | 1983-06-21 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6283677A (ja) * | 1985-10-08 | 1987-04-17 | Nec Corp | エレクトロマイグレ−シヨン試験装置 |
| JPH03157950A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体集積回路 |
-
1983
- 1983-06-21 JP JP58111354A patent/JPS603135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6283677A (ja) * | 1985-10-08 | 1987-04-17 | Nec Corp | エレクトロマイグレ−シヨン試験装置 |
| JPH03157950A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体集積回路 |
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