JPS603228A - 分周回路 - Google Patents
分周回路Info
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- JPS603228A JPS603228A JP11047883A JP11047883A JPS603228A JP S603228 A JPS603228 A JP S603228A JP 11047883 A JP11047883 A JP 11047883A JP 11047883 A JP11047883 A JP 11047883A JP S603228 A JPS603228 A JP S603228A
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- signal
- output
- output signal
- counter
- circuit
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- Pending
Links
- 230000001960 triggered effect Effects 0.000 claims description 7
- 239000013256 coordination polymer Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/10—Output circuits comprising logic circuits
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は分周回路に関し、特に奇数分周した場合にデユ
ーティ５０％の出力が得られる分周回路に関するもので
ある。
ーティ５０％の出力が得られる分周回路に関するもので
ある。
背影技術
分周回路は、入力信号を予め定められた分周比に分周し
て出力するものであって、ディジタル信号を扱う装置に
於いては特に重要な回路である。分周比Ｎが偶数の場合
には、カウンタを用いて入力信号をＮ／２個計数する毎
に出力を発生させ、この出力信号を用いてフリップフロ
ップ回路をトリガすることによシ、このフリップフロッ
プ回路からＮ分周されたデユーティ５０％の分周出力を
得ている。しかしながら、分周比Ｎが奇数の場合にはデ
ユーティ−５０％の分周出力が得られなくなる問題を有
している。
て出力するものであって、ディジタル信号を扱う装置に
於いては特に重要な回路である。分周比Ｎが偶数の場合
には、カウンタを用いて入力信号をＮ／２個計数する毎
に出力を発生させ、この出力信号を用いてフリップフロ
ップ回路をトリガすることによシ、このフリップフロッ
プ回路からＮ分周されたデユーティ５０％の分周出力を
得ている。しかしながら、分周比Ｎが奇数の場合にはデ
ユーティ−５０％の分周出力が得られなくなる問題を有
している。
発明の開示
従って５本発明による目的は、奇数分周時に於いてもデ
ユーティ−５０％の分周出力が得られる分周回路を提供
することである。
ユーティ−５０％の分周出力が得られる分周回路を提供
することである。
このような目的を達成するために本発明による分周回路
は、分周比をＮ（奇数）とした時に（Ｎ−１）／２と（
Ｎ＋１）／２の入力信号を交互に計数する扮に出力を発
生させ、この出力によってトリガされるフリップフロッ
プ回路と前記計数出力の反転出力によってトリガされる
フリップフロップ回路とを設け、この両７リツプフロツ
プ回路の論理和出力を分周出力として取シ出すものであ
る。
は、分周比をＮ（奇数）とした時に（Ｎ−１）／２と（
Ｎ＋１）／２の入力信号を交互に計数する扮に出力を発
生させ、この出力によってトリガされるフリップフロッ
プ回路と前記計数出力の反転出力によってトリガされる
フリップフロップ回路とを設け、この両７リツプフロツ
プ回路の論理和出力を分周出力として取シ出すものであ
る。
このように構成された分周回路に於いては、極めて簡単
な構成であ夛なから、入力信号を奇数分周した場合に於
いてもデユーティ−５０％の分周出力が精確に得られる
優れた効果を有する。
な構成であ夛なから、入力信号を奇数分周した場合に於
いてもデユーティ−５０％の分周出力が精確に得られる
優れた効果を有する。
発明を実施するだめの最良な形態
第１図は本発明による分周回路の一実施例を示す回路図
であって、ｌａ、ｌｂは所望の分局比Ｎよシセットされ
る第１および第２設定器、２は前記第ｌ、第２設定器１
ａ、ｌｂの設定出力を選択して出力するセレクタ、３は
クロック入力信号ＯＫを計数するカウンタであって、ロ
ードイネーブル信号ＬＥの供給時にセレクタ２から出力
される設定出力をプリセット値として取）込み、その計
数値がプリセット値に達すると出力信号ＣＯを発生する
。４はクロック信号ＯＫとカウンタ３の出力信号ＣＯと
の論理和をめるオアゲートであって、その出力信号はロ
ードイネーブル信号ＬＤとしてカウンタ３に供給される
。５はインバータ６を介して供給されるオアゲート４の
出力信号をクロック入力ＯＫとする第１７リツプ７０ツ
ブ回路であって、そのリセット出力Ｑ１は入力端りに供
給させる。７はオアゲート４の出力をクロック入力ＯＫ
とする第２７リツプフロツゾ回路であって、そのリセッ
ト出力Ｑ！は入力端りに供給されるとともに、セレクタ
２にセレクト制御信号Ｐとして供給される。８は第１．
第２７リツプ７０ツゾ回路５゜７のセット出力Ｑｌ、Ｑ
１１の論理和をめることによシ、分周出力Ｓを出力する
オアゲートである。
であって、ｌａ、ｌｂは所望の分局比Ｎよシセットされ
る第１および第２設定器、２は前記第ｌ、第２設定器１
ａ、ｌｂの設定出力を選択して出力するセレクタ、３は
クロック入力信号ＯＫを計数するカウンタであって、ロ
ードイネーブル信号ＬＥの供給時にセレクタ２から出力
される設定出力をプリセット値として取）込み、その計
数値がプリセット値に達すると出力信号ＣＯを発生する
。４はクロック信号ＯＫとカウンタ３の出力信号ＣＯと
の論理和をめるオアゲートであって、その出力信号はロ
ードイネーブル信号ＬＤとしてカウンタ３に供給される
。５はインバータ６を介して供給されるオアゲート４の
出力信号をクロック入力ＯＫとする第１７リツプ７０ツ
ブ回路であって、そのリセット出力Ｑ１は入力端りに供
給させる。７はオアゲート４の出力をクロック入力ＯＫ
とする第２７リツプフロツゾ回路であって、そのリセッ
ト出力Ｑ！は入力端りに供給されるとともに、セレクタ
２にセレクト制御信号Ｐとして供給される。８は第１．
第２７リツプ７０ツゾ回路５゜７のセット出力Ｑｌ、Ｑ
１１の論理和をめることによシ、分周出力Ｓを出力する
オアゲートである。
この様に’Ｉｌｉ’を成されだ分周回路に於いて、第１
゜第２設定器１ａ、１ｂＫは、奇数の分周比をＮとした
時に（Ｎ−１）／２と（Ｎ＋１）／２をそれぞれ設定値
Ｘ、Ｙとしてセットする。例えば９分周回路を構成する
場合には、第１設定器ｌａにｘ＝４がセットされ、第２
設定器１ｂにはＹ＝５がセットされることに彦る。そし
て、第１．第２設定器１ａ、ｌｂの設定出力Ｘ、Ｙは、
セレクタ２０入力端ＡＩとＡ２にそれぞれ供給される。
゜第２設定器１ａ、１ｂＫは、奇数の分周比をＮとした
時に（Ｎ−１）／２と（Ｎ＋１）／２をそれぞれ設定値
Ｘ、Ｙとしてセットする。例えば９分周回路を構成する
場合には、第１設定器ｌａにｘ＝４がセットされ、第２
設定器１ｂにはＹ＝５がセットされることに彦る。そし
て、第１．第２設定器１ａ、ｌｂの設定出力Ｘ、Ｙは、
セレクタ２０入力端ＡＩとＡ２にそれぞれ供給される。
ここで、Ｌｌ を第２フリツゾフロツプ回路５，７はス
タート時にリセット処理が行なわれているために、第２
７リツプ７０ツブ回路７のリセット出力端Ｑ２から発生
されるセレクト制御信号Ｐは“Ｈ″となっておシ、これ
に伴なってセレクタ２は第１設定器１ａから入力端Ａ１
に供給される設定値Ｘ＝４が選択されてカウンタ３のプ
リセット入力端ＰＳに供給される。
タート時にリセット処理が行なわれているために、第２
７リツプ７０ツブ回路７のリセット出力端Ｑ２から発生
されるセレクト制御信号Ｐは“Ｈ″となっておシ、これ
に伴なってセレクタ２は第１設定器１ａから入力端Ａ１
に供給される設定値Ｘ＝４が選択されてカウンタ３のプ
リセット入力端ＰＳに供給される。
ここで、カウンタ３は第２図（ａ）に示すクロックパル
スＯＦを１喧次カウントしておシ、設定値に達すると第
２図（ｂ）に時点ｔｌで示す出力信号００を発生する。
スＯＦを１喧次カウントしておシ、設定値に達すると第
２図（ｂ）に時点ｔｌで示す出力信号００を発生する。
そして、この出力信号００の発生時にクロック７ぐルス
ＯＰが”Ｌ”になると、オアゲート４から第２図（Ｃ）
に時点１２〜１３間に示す出力信号Ｇが発生されてカウ
ンタ３にロードイネーブル信号ＬＥとして供給されるた
めに、とのカウンタ３はセレクタ２から供給される設定
値Ｘ＝４を取シ込んでプリセットする。
ＯＰが”Ｌ”になると、オアゲート４から第２図（Ｃ）
に時点１２〜１３間に示す出力信号Ｇが発生されてカウ
ンタ３にロードイネーブル信号ＬＥとして供給されるた
めに、とのカウンタ３はセレクタ２から供給される設定
値Ｘ＝４を取シ込んでプリセットする。
一方、インバータ６はオアゲート４の出力信号Ｇを反転
することによシ第２図（ｄ）に示す出力信号Ｇとして第
１７リツプフロツプ回路６のクロック入力端ＯＫに供給
される。従って、この第１７リツプ回路５は、インバー
タ６から供給される出力信号Ｇの立ち下りによってトリ
ガされることによシ、第２図（ｅ）に示すセット出力Ｑ
１を発生する。また、第２７リツプフロツプ回路７はオ
アゲート４から供給される出力信号Ｇの立ち下シによっ
てトリガされることによシ、第２図（ｆ）に示すセット
出力信号Ｑ２が発生される。
することによシ第２図（ｄ）に示す出力信号Ｇとして第
１７リツプフロツプ回路６のクロック入力端ＯＫに供給
される。従って、この第１７リツプ回路５は、インバー
タ６から供給される出力信号Ｇの立ち下りによってトリ
ガされることによシ、第２図（ｅ）に示すセット出力Ｑ
１を発生する。また、第２７リツプフロツプ回路７はオ
アゲート４から供給される出力信号Ｇの立ち下シによっ
てトリガされることによシ、第２図（ｆ）に示すセット
出力信号Ｑ２が発生される。
また、第２７リツプフロツプ回路７がセットされると、
そのリセット出力がセレクト制御信号Ｐとしてセレクタ
２に供給されることによシ、セレクタ２は入力端Ａ２に
第２設定器１ｂから供給される設定値Ｙ＝５を選択して
カウンタ３のプリセット入力端ＰＳに供給する。
そのリセット出力がセレクト制御信号Ｐとしてセレクタ
２に供給されることによシ、セレクタ２は入力端Ａ２に
第２設定器１ｂから供給される設定値Ｙ＝５を選択して
カウンタ３のプリセット入力端ＰＳに供給する。
ここで、カウンタ３がクロックパルスＣＰを順次計数し
、その計数値が上述したプリセット値「４」に達すると
、カウンタ３は第２図（ｂ）に時点ｔ４で示す出力信号
ＣＯが発生される。そして、この出力信号ＣＯはオアゲ
ート４に於いてクロックパルスＯＰとの論理和がめられ
ることによシ、第２図（Ｃ）に時点ｔ５〜ｔ６に示す出
力信号Ｇが発生され、この出力信号Ｇがロードイネーブ
ル４Ｎ号ＬＥとしてカウンタ３に供給されて設定値Ｙ＝
５がプリセットされる。
、その計数値が上述したプリセット値「４」に達すると
、カウンタ３は第２図（ｂ）に時点ｔ４で示す出力信号
ＣＯが発生される。そして、この出力信号ＣＯはオアゲ
ート４に於いてクロックパルスＯＰとの論理和がめられ
ることによシ、第２図（Ｃ）に時点ｔ５〜ｔ６に示す出
力信号Ｇが発生され、この出力信号Ｇがロードイネーブ
ル４Ｎ号ＬＥとしてカウンタ３に供給されて設定値Ｙ＝
５がプリセットされる。
一方、オアゲート４の出力信号Ｇは、インバータ６を介
して第１７リツプフロツゾ回路５に出力信号Ｇとして供
給されることによシ、その立ち上シによって第１７リツ
プフロツゾ回路５をリセットするために、そのセット出
力Ｑｌ（ｌ″１．第２図（ｅ）に時点ｔ５で示す様に“
Ｈ″となる。また、第２７リツプフロツゾ回路７はオア
ゲート４の出力信号Ｇの立ち下シによってトリガされる
ことによシ、そのセット出力Ｑ２が第２図（ｆ）に示す
様に”Ｈ″となる。そして、この第２７リツプフロツゾ
回路７がリセットされると、そのリセット出力Ｑ２がセ
レクト制御信号Ｐとしてセレクタ２に供給されることに
よシ、セレクタ２は第１設定器１ａの設定値Ｘ＝４が選
択されてカウンタ３に供給される。また、第１．第２７
リツプフロツゾ回路５，７のセット出力信号Ｑ、１．Ｑ
２は、オアゲート８に於いてその論理和がめられること
によシ、第２図（ｇ）に時点１２〜１６間に示す１Ｈ″
レベルの分周出力Ｓが発生される。そしてこの場合に於
ける分周出力Ｓの′Ｈ″Ｈ″は、クロックツξルスＯＦ
の４・５周期幅を有するものとなる。次に、カウンタ３
の計数餠が「５」に達すると、第２図（ｂ）に時点ｔ７
で示す出力信号００が発生される。そして、この出力信
号０００発生期間にクロックパルスＯＦが“Ｈ″になる
と、第２図（Ｃ）に時点ｔ８〜ｔ９間に示す出力信号Ｇ
が発生される。この出力信号Ｇは、カウンタ３にロード
イネーブル信号Ｉ、Ｅとして供給されることによシ、設
定値Ｘ＝４がカウンタ３にプリセットされる。
して第１７リツプフロツゾ回路５に出力信号Ｇとして供
給されることによシ、その立ち上シによって第１７リツ
プフロツゾ回路５をリセットするために、そのセット出
力Ｑｌ（ｌ″１．第２図（ｅ）に時点ｔ５で示す様に“
Ｈ″となる。また、第２７リツプフロツゾ回路７はオア
ゲート４の出力信号Ｇの立ち下シによってトリガされる
ことによシ、そのセット出力Ｑ２が第２図（ｆ）に示す
様に”Ｈ″となる。そして、この第２７リツプフロツゾ
回路７がリセットされると、そのリセット出力Ｑ２がセ
レクト制御信号Ｐとしてセレクタ２に供給されることに
よシ、セレクタ２は第１設定器１ａの設定値Ｘ＝４が選
択されてカウンタ３に供給される。また、第１．第２７
リツプフロツゾ回路５，７のセット出力信号Ｑ、１．Ｑ
２は、オアゲート８に於いてその論理和がめられること
によシ、第２図（ｇ）に時点１２〜１６間に示す１Ｈ″
レベルの分周出力Ｓが発生される。そしてこの場合に於
ける分周出力Ｓの′Ｈ″Ｈ″は、クロックツξルスＯＦ
の４・５周期幅を有するものとなる。次に、カウンタ３
の計数餠が「５」に達すると、第２図（ｂ）に時点ｔ７
で示す出力信号００が発生される。そして、この出力信
号０００発生期間にクロックパルスＯＦが“Ｈ″になる
と、第２図（Ｃ）に時点ｔ８〜ｔ９間に示す出力信号Ｇ
が発生される。この出力信号Ｇは、カウンタ３にロード
イネーブル信号Ｉ、Ｅとして供給されることによシ、設
定値Ｘ＝４がカウンタ３にプリセットされる。
一方、オアゲート４の出力信号Ｇは、インノ々−夕６に
於いて反転されることによシ第２図（ｄ）に示す出力信
号Ｇとして第１７リツプフロツプ回路５に供給されるた
めに、この第１７リツプフロツゾ回路５は出力信号Ｇが
立ち下る時点ｔ８に於いてトリガされることによシ、そ
のセット出力Ｑ１が第２図（ｅ）に示す様に“Ｈ″とな
る。また、オアゲート４の出力信号Ｇは第２フリツゾフ
ロツプ回路７をトリガするために、出力信号Ｇが立ち下
る時点ｔ９に於いてそのセット出力Ｑ２が“Ｈ″となる
。そして、この第１．第２７リツプフロツプ回路５，７
のセット出力Ｑｌ、Ｑ２は、オアゲート８に於いて論理
和がめられることにより、その出力は第２図（ｇ）に時
点ｔ６〜ｔ８間に示すクロックツξルスＯＰの４・５周
期分を”Ｌ″期間する分周信号Ｓが発生される。
於いて反転されることによシ第２図（ｄ）に示す出力信
号Ｇとして第１７リツプフロツプ回路５に供給されるた
めに、この第１７リツプフロツゾ回路５は出力信号Ｇが
立ち下る時点ｔ８に於いてトリガされることによシ、そ
のセット出力Ｑ１が第２図（ｅ）に示す様に“Ｈ″とな
る。また、オアゲート４の出力信号Ｇは第２フリツゾフ
ロツプ回路７をトリガするために、出力信号Ｇが立ち下
る時点ｔ９に於いてそのセット出力Ｑ２が“Ｈ″となる
。そして、この第１．第２７リツプフロツプ回路５，７
のセット出力Ｑｌ、Ｑ２は、オアゲート８に於いて論理
和がめられることにより、その出力は第２図（ｇ）に時
点ｔ６〜ｔ８間に示すクロックツξルスＯＰの４・５周
期分を”Ｌ″期間する分周信号Ｓが発生される。
このような動作を繰シ返すことにより、クロックパルス
ＣＰの９周期間を１周期とし、かつ“Ｈ“期間と１Ｈ″
期間がそれぞれクロックツＱｉレスＯＰの４・５周期分
であるデユーティ−５０％の分周信号Ｓが発生されるこ
とになる。
ＣＰの９周期間を１周期とし、かつ“Ｈ“期間と１Ｈ″
期間がそれぞれクロックツＱｉレスＯＰの４・５周期分
であるデユーティ−５０％の分周信号Ｓが発生されるこ
とになる。
々お、上記実施例に於いては、入力信号としてのクロッ
クパルスＣＰとカウンタ３の出力信号とを入力とするオ
アゲート４によって出力信号Ｇを発生したが、本発明は
これに限定されるものではなく、カウンタ３の出力発生
時に入力信号の半周期間をパルス幅とする出力信号を発
生するゲート回路であればいかなるものであっても良い
。また、カウンタ８も第１．第２７リツプフロツゾ回路
５，７の出力信号に対する論理和をめるゲート回路であ
れば良いことは言うまでもない。
クパルスＣＰとカウンタ３の出力信号とを入力とするオ
アゲート４によって出力信号Ｇを発生したが、本発明は
これに限定されるものではなく、カウンタ３の出力発生
時に入力信号の半周期間をパルス幅とする出力信号を発
生するゲート回路であればいかなるものであっても良い
。また、カウンタ８も第１．第２７リツプフロツゾ回路
５，７の出力信号に対する論理和をめるゲート回路であ
れば良いことは言うまでもない。
以上説明した様に、上記構成による分周回路に於いては
、極めて簡単な構成であシながら、入力信号を奇数分周
した場合に、デユーティ−が正確に５０％となる分周１
６号が容易に得られることになる。
、極めて簡単な構成であシながら、入力信号を奇数分周
した場合に、デユーティ−が正確に５０％となる分周１
６号が容易に得られることになる。
第１図は本発明による分周回路の一実施例を示す回路図
、第２図（ａ）〜（ｇ）は第１図に示す回路の各部動作
波形図である。 １ａ・・・第１設定器、ｌｂ・・・第２設定器、２・・
・セレクタ、３・・・カウンタ、４，８・・・オアゲー
ト、５．７・・・第１−＋ Ｋｆ、２フリップフロップ
回路、６・・・インバータ。 出 顧 人 新日本電気株式会社
、第２図（ａ）〜（ｇ）は第１図に示す回路の各部動作
波形図である。 １ａ・・・第１設定器、ｌｂ・・・第２設定器、２・・
・セレクタ、３・・・カウンタ、４，８・・・オアゲー
ト、５．７・・・第１−＋ Ｋｆ、２フリップフロップ
回路、６・・・インバータ。 出 顧 人 新日本電気株式会社
Claims (1)
- （１）予め定められた奇数のＮ分周値に対して、入力信
号を（Ｎ−１）／２個と（Ｎ＋１）／２個を交互に計数
する毎に出力信号を発生するカウンタと、このカウンタ
の出力信号と入力信号とを入力とすることによシ入力信
号の半周期間をパルス幅とする出力信号を発生するゲー
ト回路と、このゲート回路から発生される出力信号の前
縁によってトリガされる第１フリップフロップ回路と、
前記ゲート回路から発生される出力信号の後縁によって
トリガされる第２フリップフロップ回路と、前記第１．
第２フリツゾフロツプ回路の出力信号に対する論理和を
めることによって分局信号を発生するゲート回路とを備
えたことを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047883A JPS603228A (ja) | 1983-06-20 | 1983-06-20 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047883A JPS603228A (ja) | 1983-06-20 | 1983-06-20 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603228A true JPS603228A (ja) | 1985-01-09 |
Family
ID=14536727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047883A Pending JPS603228A (ja) | 1983-06-20 | 1983-06-20 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603228A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807266A (en) * | 1987-09-28 | 1989-02-21 | Compaq Computer Corporation | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization |
| US4975931A (en) * | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
| JPH04240919A (ja) * | 1991-01-25 | 1992-08-28 | Fujitsu Denso Ltd | 分周回路 |
| US5808494A (en) * | 1994-04-01 | 1998-09-15 | International Business Machines Corporation | Apparatus and method for generating a clock in a microprocessor |
| EP1126615A1 (de) * | 2000-02-18 | 2001-08-22 | Siemens Aktiengesellschaft | Verfahren zur Frequenzteilung eines Taktsignals und Frequenzteilerschaltung zur Realisierung des Verfahrens |
-
1983
- 1983-06-20 JP JP11047883A patent/JPS603228A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807266A (en) * | 1987-09-28 | 1989-02-21 | Compaq Computer Corporation | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization |
| US4975931A (en) * | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
| JPH04240919A (ja) * | 1991-01-25 | 1992-08-28 | Fujitsu Denso Ltd | 分周回路 |
| US5808494A (en) * | 1994-04-01 | 1998-09-15 | International Business Machines Corporation | Apparatus and method for generating a clock in a microprocessor |
| EP1126615A1 (de) * | 2000-02-18 | 2001-08-22 | Siemens Aktiengesellschaft | Verfahren zur Frequenzteilung eines Taktsignals und Frequenzteilerschaltung zur Realisierung des Verfahrens |
| US6567494B2 (en) | 2000-02-18 | 2003-05-20 | Siemens Aktiengesellschaft | Method for dividing the frequency of a clock signal and frequency divider circuit for implementing the method |
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