JPS6032339A - 半導体プログラマブル素子 - Google Patents
半導体プログラマブル素子Info
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- JPS6032339A JPS6032339A JP58141578A JP14157883A JPS6032339A JP S6032339 A JPS6032339 A JP S6032339A JP 58141578 A JP58141578 A JP 58141578A JP 14157883 A JP14157883 A JP 14157883A JP S6032339 A JPS6032339 A JP S6032339A
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- polycrystalline silicon
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- silicon film
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、大容量メモリとともに一体的に集積化される
冗長回路で必要とされる半導体プログラマブル素子に関
する。
冗長回路で必要とされる半導体プログラマブル素子に関
する。
従来例の構成とその問題点
冗長回路に使用される半導体プログラマブル素子は、第
１図にその断面形状を示すように、酸化膜１上に形成さ
れ、ｎ＋層２，２層３およびｎ＋層４が互いに隣接配置
された構造を有する多結晶シリコン膜と、ｎ″−Ｎ２と
ｎ＋層４のそれぞれの端部に接続した電極５と６とで構
成されている。
１図にその断面形状を示すように、酸化膜１上に形成さ
れ、ｎ＋層２，２層３およびｎ＋層４が互いに隣接配置
された構造を有する多結晶シリコン膜と、ｎ″−Ｎ２と
ｎ＋層４のそれぞれの端部に接続した電極５と６とで構
成されている。
なお、７はそれぞれの多結晶シリコン膜を覆う酸化膜で
ある。
ある。
このように構成された半導体グロクラマプル素子では、
電極５および同６の間に一定のパルス電圧を印加するこ
とによってプロクラミンクかできる。
電極５および同６の間に一定のパルス電圧を印加するこ
とによってプロクラミンクかできる。
すなわち、パルス電圧印加による素子の発熱のために、
多結晶シリコン１摸のｎ＋層２お・よびｎ（層４の側か
ら２層３の側へむけてｎ型不純物の拡散が生じ、ｎ＋層
２と４によってはさ−まれだ２層３の導電型かＰ型から
ｎ型に変化する。この結果、パルス電圧の印加前と印加
後で半導体プロクラマプル素子の抵抗値は１、第２図で
示すように、約１０９Ωから約１ｏ Ωへと変化する。
多結晶シリコン１摸のｎ＋層２お・よびｎ（層４の側か
ら２層３の側へむけてｎ型不純物の拡散が生じ、ｎ＋層
２と４によってはさ−まれだ２層３の導電型かＰ型から
ｎ型に変化する。この結果、パルス電圧の印加前と印加
後で半導体プロクラマプル素子の抵抗値は１、第２図で
示すように、約１０９Ωから約１ｏ Ωへと変化する。
しかしながら、このような抵抗値の変化を発生させるに
は、素子温度をｎ型不純物がｎ＋層２から２層３まで拡
散するために必要な温度以上に高くする必要がある。こ
のため、素子のプログラミング時に使用される電源の容
量が大きくなるので、メモリー装置にしめる冗長回路の
割合が大きくなりすぎる欠点かあった。また、プログラ
ミング時の素子の発熱が大きいために、素子近傍に配置
されたＭＯ８型電界効果トランジスタなどの能動素子に
悪影響を及ぼす欠点もあった。
は、素子温度をｎ型不純物がｎ＋層２から２層３まで拡
散するために必要な温度以上に高くする必要がある。こ
のため、素子のプログラミング時に使用される電源の容
量が大きくなるので、メモリー装置にしめる冗長回路の
割合が大きくなりすぎる欠点かあった。また、プログラ
ミング時の素子の発熱が大きいために、素子近傍に配置
されたＭＯ８型電界効果トランジスタなどの能動素子に
悪影響を及ぼす欠点もあった。
発明の目的
本発明は上記の欠点を除去するためになされたもので、
ブロクラミングに必要な印加電圧か低くかつ、素子温度
が低くてもプログラム可能な、半導体プログラマブル素
子を提供することにある。
ブロクラミングに必要な印加電圧か低くかつ、素子温度
が低くてもプログラム可能な、半導体プログラマブル素
子を提供することにある。
発明の構成
本発明の半導体プログラマブル素子の構成は、ｎｐｎも
しくはｐｎｐの隣接領域構造をもつ多結の中間領域の両
側釦位置する同一４電型の多結晶シリコン膜部分のそれ
ぞれにオーミック電極が形成されるとともに、中間に位
置する＋ｉｉＪ記中間領域の多結晶ソリコン膜部分の上
に、同部分両側に形成されるｐｎ接合の部分から所定の
間隔、実際的寸法で言えは、０．１〜１μｍ程度離間し
て、１￥ｌＪ記多結晶シリコン膜との合金化可能金属膜
（たとえば、アルミニウム）が形成された構造であり、
これにより、ジュール熱によって多結晶シリコン膜を発
熱さぜ、上記金属膜と多結晶シリコンＪＪｉが反応して
合金層を形成し、上記両側の同−導′鑞型の多結晶シリ
コン膜部分の間を短絡することによって素子の抵抗を下
げることができる。
しくはｐｎｐの隣接領域構造をもつ多結の中間領域の両
側釦位置する同一４電型の多結晶シリコン膜部分のそれ
ぞれにオーミック電極が形成されるとともに、中間に位
置する＋ｉｉＪ記中間領域の多結晶ソリコン膜部分の上
に、同部分両側に形成されるｐｎ接合の部分から所定の
間隔、実際的寸法で言えは、０．１〜１μｍ程度離間し
て、１￥ｌＪ記多結晶シリコン膜との合金化可能金属膜
（たとえば、アルミニウム）が形成された構造であり、
これにより、ジュール熱によって多結晶シリコン膜を発
熱さぜ、上記金属膜と多結晶シリコンＪＪｉが反応して
合金層を形成し、上記両側の同−導′鑞型の多結晶シリ
コン膜部分の間を短絡することによって素子の抵抗を下
げることができる。
実施例の説明
以下に、本発明の半導体プログラマブル素子の一実施例
を示す第３図および第４図を参照して本発明の詳細な説
明する。
を示す第３図および第４図を参照して本発明の詳細な説
明する。
本発明の半導体プログラマブル素子は、第３図で断面形
状を示すように、酸化１１ｉ＠１の上に形成され、ｎ＋
層２，２層３およびｎ＋層４が隣接配置された構造を有
する多結晶シリコン膜と、ｎ＋層２とｎ＋層４のそれぞ
れの端部に接続したオーミック電極５および同６と、中
間に位置するＰ型子結晶シリコン膜部分３の上に、同部
分の両側に形成されるｐｎ接合の端部から約０３μｍ程
度離れて、アルミニウム被膜８か形成されている。
状を示すように、酸化１１ｉ＠１の上に形成され、ｎ＋
層２，２層３およびｎ＋層４が隣接配置された構造を有
する多結晶シリコン膜と、ｎ＋層２とｎ＋層４のそれぞ
れの端部に接続したオーミック電極５および同６と、中
間に位置するＰ型子結晶シリコン膜部分３の上に、同部
分の両側に形成されるｐｎ接合の端部から約０３μｍ程
度離れて、アルミニウム被膜８か形成されている。
なお、本実施例では、多結晶シリコン膜とオーミック電
極５および同６、また多結晶シリコン膜とアルミニウム
被膜８は層間絶縁膜７でそれぞれ分離されている。
極５および同６、また多結晶シリコン膜とアルミニウム
被膜８は層間絶縁膜７でそれぞれ分離されている。
この半導体プログラマブル素子において、電極５と同６
との間に電圧を印加すると、多結晶シリコン膜か発熱し
、この発熱作用によってアルミニウム被膜８の成分であ
るアルミニウムがこの下の多結晶シリコン膜と反応する
。この時、アルミニウム被膜８かｐｎ接合の端部から０
．１−１μｍ程度離れた位置に形成されていれは、その
合金化過程でアルミニウム合金の拡散前面が接合に達し
、反応後の素子は、第４図で示すように、アルミニウム
と多結晶シリコンの合金層９がｎ″−ノｚ２と３の内部
まで浸入して形成される。
との間に電圧を印加すると、多結晶シリコン膜か発熱し
、この発熱作用によってアルミニウム被膜８の成分であ
るアルミニウムがこの下の多結晶シリコン膜と反応する
。この時、アルミニウム被膜８かｐｎ接合の端部から０
．１−１μｍ程度離れた位置に形成されていれは、その
合金化過程でアルミニウム合金の拡散前面が接合に達し
、反応後の素子は、第４図で示すように、アルミニウム
と多結晶シリコンの合金層９がｎ″−ノｚ２と３の内部
まで浸入して形成される。
このようにして合金層９が形成されると、当初はｎ ＋
−ｐ −ｎ＋溝構造あった多結晶シリコン膜の構造が、
ｎ＋−合金層−ｎ＋溝構造変化し、半導体プログラマブ
ル素子の抵抗値は１００Ω程度の値まで低下する。
−ｐ −ｎ＋溝構造あった多結晶シリコン膜の構造が、
ｎ＋−合金層−ｎ＋溝構造変化し、半導体プログラマブ
ル素子の抵抗値は１００Ω程度の値まで低下する。
本発明の半導体プログラマブル素子におけるｎ″−−ｐ
−ｎ＋溝構造らｎ＋−合金層−ｎ＋溝構造の変化ｆｄ
、従来の半力［体プログラマブル素子において、不純物
拡散によってｎ ” −ｐ −ｎ＋ 構造からｎ −ｎ
−ｎ 構造への変化をもたらすのに必要とされる温度
より低い温度で起こる。このため、半導体プログラマブ
ル素子に印加する′電圧が従来の半導体プログラマブル
素子への印加電圧よりも低くてもよいことになる。
−ｎ＋溝構造らｎ＋−合金層−ｎ＋溝構造の変化ｆｄ
、従来の半力［体プログラマブル素子において、不純物
拡散によってｎ ” −ｐ −ｎ＋ 構造からｎ −ｎ
−ｎ 構造への変化をもたらすのに必要とされる温度
より低い温度で起こる。このため、半導体プログラマブ
ル素子に印加する′電圧が従来の半導体プログラマブル
素子への印加電圧よりも低くてもよいことになる。
以上、本発明を一例を示して説明したのであるが、多結
晶シリコン膜の構造をｎｐｎの隣接領域配置とは逆に、
ｐｎｐの１腓接領域配置構造とすることＫよっても目的
とする半導体プログラマプル菓子を得ることができる。
晶シリコン膜の構造をｎｐｎの隣接領域配置とは逆に、
ｐｎｐの１腓接領域配置構造とすることＫよっても目的
とする半導体プログラマプル菓子を得ることができる。
発明の効果
本発明の半導体プログラマブル素子によれば、素子に印
加する電圧が低くても、素子の抵抗を十分低くでき、こ
のため、駆動電源の酢保が従来より容易となること、ま
た、プログラミング時の素子の発熱も小さくてもよいた
め、素子近傍に配置されたＭＯ３型電界効果トランジス
タなどの能動素子に与える悪影響を除くことができるこ
となどの効果があり、この半導体プログラマブル素子を
使用した冗長回路が一体的に集積されたＤＲＡＭなどの
メモリー装置の信頼性が飛躍的に向上する。
加する電圧が低くても、素子の抵抗を十分低くでき、こ
のため、駆動電源の酢保が従来より容易となること、ま
た、プログラミング時の素子の発熱も小さくてもよいた
め、素子近傍に配置されたＭＯ３型電界効果トランジス
タなどの能動素子に与える悪影響を除くことができるこ
となどの効果があり、この半導体プログラマブル素子を
使用した冗長回路が一体的に集積されたＤＲＡＭなどの
メモリー装置の信頼性が飛躍的に向上する。
第１図は従来の半導体プログラマブル素子の構造を示す
断面図、第２図は従来の半導体プログラマブル素子の抵
抗変化を示した特性図、第３図は本発明に係る半導体プ
ログラマブル素子の断面図、第４Ｍは合金層の形成され
た部分を示す断面図である。 １・・・・・絶縁膜、２，４・・・・・・ｎ＋型型詰結
晶シリコン膜部分３・・・・・Ｐ型名結晶シリコン膜部
分、５．６・・・・・・オーミック電極、７・・・・・
層間絶縁膜、８・・・・・金８ 被Ｍ（アルミニウム膜
）、９・川・アルミニウムーシリコン合金層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ 図 第２図 １万ノールス攻、 第３図
断面図、第２図は従来の半導体プログラマブル素子の抵
抗変化を示した特性図、第３図は本発明に係る半導体プ
ログラマブル素子の断面図、第４Ｍは合金層の形成され
た部分を示す断面図である。 １・・・・・絶縁膜、２，４・・・・・・ｎ＋型型詰結
晶シリコン膜部分３・・・・・Ｐ型名結晶シリコン膜部
分、５．６・・・・・・オーミック電極、７・・・・・
層間絶縁膜、８・・・・・金８ 被Ｍ（アルミニウム膜
）、９・川・アルミニウムーシリコン合金層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ 図 第２図 １万ノールス攻、 第３図
Claims (3)
- （１） 多結晶シリコン膜で構成されるｎｐｎもしくは
ｐｎｐの隣接領域構造を有し、かつ、その中間領域上に
、合金化可能金属膜を、同中間領域の両ＩＵ１］に合金
化過程で前記金属の拡散前面が接合に達する分の間隔を
置いて、被設した構造の半導体プログラマブル素子。 - （２） 中間領域多結晶シリコン膜上で合金化可能金属
膜を被設しない間隔が０．１〜１．０８ｍでなる特許請
求の範囲第１項に記載の半導体プロクラマブル素子。 - （３）合金化可能金属膜かアルミニウムでなる特許請求
の瞳囲第１項または第２項に記載の半導体プログラマブ
ル素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141578A JPS6032339A (ja) | 1983-08-02 | 1983-08-02 | 半導体プログラマブル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141578A JPS6032339A (ja) | 1983-08-02 | 1983-08-02 | 半導体プログラマブル素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032339A true JPS6032339A (ja) | 1985-02-19 |
Family
ID=15295243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141578A Pending JPS6032339A (ja) | 1983-08-02 | 1983-08-02 | 半導体プログラマブル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010189213A (ja) * | 2009-02-17 | 2010-09-02 | Shin-Etsu Chemical Co Ltd | 加熱炉のシール部材 |
-
1983
- 1983-08-02 JP JP58141578A patent/JPS6032339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010189213A (ja) * | 2009-02-17 | 2010-09-02 | Shin-Etsu Chemical Co Ltd | 加熱炉のシール部材 |
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