JPS6033650A - バスインタ−フェイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、データ処理装置のバスインターフェイス装置
にかかり、例えば画像データのような大容量のデータを
高速で転送するＩ）ＭＡ　（直接メモリアクセス）方式
の転送回路などに好適なパスインターフェイス装置に関
する。

従来技術 近年の半導体技術の進歩に上り大量０１の半導体メモリ
が安価に供給可能となり、大量のデータ処理を高速で行
なうことがｉ’ｉ丁能に４：りつつある。例えば、画像
データはその性ｑ′■−１−情報量が非常に多く、Ａ４
程度のｌイー２分の情報量は１２ドツ）　／　ｍｍの解
像度で処理すると、約１Ｍバイトにもなる。半導体メモ
リの大量；１：化は、とのような大量の画像データの処
理に好都合である。

ところで、かかる大」粋の画像データを半導体メモリを
用いて処理する場合、その処理速度にも留意する必要が
あり、処理速度が高い方が好ましいことは言う寸でもな
い。この場合に、ある程度の処理速度を確保する観点か
ら一般的なバス構成を採用Ｅ〜ノこ場合には、アドレス
バスのビット数を多く必要とし、例えば１６Ｍバイトの
アドレス空間をＵ（（、保するためには、２４ビットの
アドレスバスが必要とされる。また、出力ポートあるい
はデータ交信によるバンク切換方式によれば、かかるア
ドレスバスは少なくてよいが、反面処理速度が遅くなる
という不都合がある。

他方、近年においては、マイクロプロセッサの普及とと
もに、インテリジェンスの分散化の思想に基づく設泪の
普及により、単なる周辺機器と本体とのインターフェイ
ス部分にもマイクロプロセッサが使用されるようになっ
た。このようなインターフェイス部分は、機能的には高
度なものが要求されるものではなく、寸だコスト的にも
安価なマイクロプロセッサで十分な場合が多い。

しかしながら、かかる低位の水準の低いマイクロプロセ
ッサは、一般にアドレスデータのビット数が少なく、例
えば広く普及している８ビツトのマイクロプロセツサで
は、〕′ドレスノＺスが１６ビツト程度のものが多い。

従つ−Ｃ１上述したように、アドレスバスが２４ビ、７
１・あるようなシステムにこのようなマイク「Ｊノ゛″
１１士ツサをそのまま使用することは、アドレスｉ＜ス
のビット数が一致しないため、大’４Ｆ　ｊ’ｉｔメ；
〔すへのアクセスなどに支障を生じるなどの小都合があ
る。

目　的 本発明は、かかる点に鑑みてなさ）１／こものであり、
アドレスバスのビット数が〉い／ステムに対してアドレ
スバスのビット数が少ないマイクロプロセッサの使用を
可能とし、処理法度の低下を招くことなく大容量メーＩ
三ｌ）　、＼のノ′クセスを行うことができるパスイン
ターフェイス装置を提供することを目的とする。

イｔｌ’Ｊ　Ｊ戊 本発明の構成について、以下−実Ｍｉｉ例に基づ−て贈
明＋Ａ。

第１図には、本発明にかかるパスインターフェイス装置
の一実施例が示されている。この図において、８ビット
のマイクロプロセッサ１０は、アドレスバスＡＤＯない
しＡＤ７．Ａ８ないしＡ１５の１６ビツトのアドレスバ
スを有している。これらのうち、アドレスバスＡ　Ｄ　
ＯないしＡＤ７は、データバスと兼用になっている。

マイクロプロセッサ１０からは、その他クロツク信号Ｃ
ＬＫ及び信号ＡＬＥが各々出力されるようになっている
。これらのうち、′クロック信号ＣＬＫは、マイク［」
ゾロセ、ザ１０内部の同期クロックであり、信じＡＬＥ
は、アドレスノくスＡＤＯないしＡＤ７にアドレス有効
データが出力されていることを示す信ｒ３である。

マイクロプロセッサ１０のアドレスノくスＡ１２ないし
Ａ１５の１−位４ピットは、アドレスデコーダ１２に接
続されている。アドレスデコーダゞ１２では、入力され
るアドレスデータの上位４ビツトが解読されて出力ＤＣ
ＩないしＤＣ８のいずれか１つがアクティブ例えば論理
値ｒＨＪ表される。どのアドレスデコーダ１２（７）出
力ＤＣＩ、ＤＣ２は２つの二人力ＡＮＩ）り−１・１４
゜１６の一方の入力に各々入力される。１．うに接続さ
れている。これらのＡＮＤケ８−１・１４．１６の他方
の入力には、マイクロゾ「Ｊセラ−リｌＯの信号ＡＬＥ
が各々入力されている。

ＡＮＤゲート１４．１６の出力＆：Ｉ２、′１ｌＩｈラ
ッチ回路１８．２０の入力端りに接続さＪ＋−ている。

これらのラッチ回路１８．２０のり１１ツク端ＣＬＫ　
Ｋは、マイクａゾロセッーリ１ｏのクロック信号ＣＬＫ
が入力されている。ラッチ回路１８゜２０は、入力され
るクロック化”ｉ　Ｃ：　ＬＫの立上りで入力端りの入
力状態が各々クラッチされ、出力端Ｑに出力される。う
、子回路１８．２０の出力端Ｑは、各々データセレクタ
２２の入力端ＱＡ、ＱＢに各々接続されている。

他方、マイクロプロセッサ１０のアドレスバスＡＤＯな
いしＡＤ７．Ａ８々いしＡｌｌは、Ｉ１０ポート２４に
接続される表ともに、カウンタ２ａ、２ｓの入力端りに
°各り接続されている。

Ｉ１０ポート２４に←１５、マイクロプロセッサ１０の
信号ＡＬＥも入力されている。Ｉ１０ポート２４の出力
は、データセレクタ２２の選択端Ｓの他に、カウンタ２
Ｇ、２８のロード端ＬＯＡＤにも各々入力されるように
接続されている。カウンタ２６．２８のクロック端ＣＬ
Ｋには、各々データセレクタ２２の出力端Ｓ　Ａ　＋　
Ｓ　Ｂが接続されている。ｔた、データセレクタ２２の
入力端ＰＡ、ＰＢは、罐１子ＴＣＩ）に接続されており
、カウンタ２６．２８の出力端Ｑは、各々システムアド
レスバスＡ＋、）Ｉｔ　ＯないしＡＤｒｔ　１１　、　
ＡＤＲＩ　２々いしＡＤＲ２３に各々接続されている。

データセレクタ２′２は、選択端Ｓの入力がアクティブ
例えば論理値のｒ　ｎ　Ｊの場合に入力端ＱＡ　、ＱＢ
が各々選択されてそれらの入力が出力端ＳＡ、ＳＨに各
々出力され、選択端Ｓの入力がインアクティブの場合に
入力端ＰＡ　、　ＰＢが各々選択されてそれらの入力が
出力端ＳＡ。

ＳＢに各々出力される機能を有している。なお、端子Ｔ
ＣＰには、図示されていないＤＭＡ制御回路から転送さ
れるカウント・ぐルスが人力されている。

カウンタ２６．２８は、各々１２ビ、１・のパイナクカ
ウンタである。カウンタ２６の出力は／ステムアドレス
ＡＤＲＯないしＡＤｌｌｌ、１に接続され、カウンタ２
８の出力は、システムアドレスバスＡＤＲ１２々いしＡ
ＤＲ２３に１易Ｉ売されている。カウンタ２６．２８は
、ロー　ｌ’　Ｑ：ｉ１口、ＯＡ］）　＋７）入力がア
クティブの場合に、り１１ツタ端ＣＬＫの入力に同期し
て入力端りの１２ビ、１・の入力が出力端Ｑに各々出力
される機能を１丁シている。

ずなわち、マイク１コゾロ士ツサｉｏから出力されるア
ドレスデータがその甘゛」−ンスｊノ・アドレスバスＡ
ＤＲＯないしＡＤＲ２３に出方される。他力、ロード端
ＬＯＡＤの入力がインアクア、イブの場合には、上述し
たアクティブの」場合にカウンタ２６．２８にセットさ
れたアドレスデータをクロック端ＣＬＫの入力に基づい
て歩進させるカウント動作が行なわれる。すなわち、ア
クティブの場合に出力端Ｑに出力されているアドレスデ
ータによって指定されるアドレスが、順に歩進してゆく
。この機能は、データのＤＭＡ転送時に用いられる。

次に、上記実施例の全体的動作について説明する。

まず、マイクロプロセッサ１０から出力される１６ビツ
トのアドレスデータを４ビット単位で分割して４桁の１
６進数ｒ　ｘ　ｘ　ｘ　ＸＨＪの如く表現する。すなわ
ち、Ｘは任意の値の４ビツトすなわち１６進１桁を表わ
し、これらのうち、最初のＸすなわち」１位４ビットは
、アドレスバスＡ１２ないしＡ　Ｉ　５からアドレスデ
コーダ１２に対して出力される。なチーｒ　ＨＪは１６
進表記であることを示す。

次ニ、アドレスデコーダ１２の動作を次のように定義す
る。−ノ′ドレスデコーダ１２では、入力されるアドレ
スデータの上位４ビツトＸが解読されて出力ＤＣＩない
しＤＣ８のいずれか１つがアクティブとなるが、この実
施例では、最上位桁Ｘが１６進の「０」のとき出力ＤＣ
Ｉがアクティブとなり、Ｘが１６進の「１」のとき出力
ＤＣ２がアクティブになるものとする。すなわち、マイ
クロプロセラ′ｖｌｏから出力されるアドレスデコーダ
がｒＯＸＸＸ”Ｊｉｌ♀ＪＩｉ４のとき、アドレスデコ
ーダの出力ＤＣ１がアクチーｆブとなり、アドレスデー
タが「Ｌ　Ｘ　Ｘ　Ｘ”Ｊ　占地のとき出力ＤＣ２がア
クティブとなる。

第２図（４）ないしく１０には、マイクロ７°ロセツサ
１０からアドレスデータとして、ｒ　（ｌ　Ｘ　Ｘ　Ｘ
”ｊ番地及びｒｌＸＸＸ”Ｊ番地を表わすプ゛−夕が各
々出力された場合の動作におけるクィノ・ヂャートが示
されている。この図に；１・・いて、Ｉ’ｊＪ刻ＴＩに
おいて、ｒＯＸＸＸ”Ｊ番地を表わすｒ〜りがマイクロ
７°ロセツザｌＯから出力さ１１／、−とする（第２図
（Ｂ）参照）。仁の出力に幻応し−ｃ１アドレス有効デ
ータが出力されていることを表わす信−号ＡＬＥがマイ
クロ７°ロセ、−ν１ｏがら出力される（第２図（Ｃ）
参照）。

出力されたアドレスデコーダ１．ｉ　ｒ　ＯＸ　Ｘ　Ｘ
”Ｊ番地を表わすから、アドレスデコーダ１２の出力Ｄ
ＣＩはアクテ、ｆブとなシ、ＤＣ２はインアクティブで
ある（第２図（Ｄ）　、　（Ｅ）参照）。従って、ＡＮ
Ｄケゝ−）１４の出力はｒ　ＨＪレベルとなるが、ＡＮ
Ｄケゝ−）１６の出力は「Ｌ」レベルのまま変化しない
（第２図（Ｆ）　、　（Ｇ）参照）。これらのＡＮＤケ
ゝ−）１４．１６の出力がクロック倍ＣＬＫ　（第２図
（Ａ）参照）の立し上がりのタイミングでランチ回路１
８．２０にラッチされる（第２図（ロ）。

（Ｉ）参照）。

他方、マイクロプロセッサＩＯから出力されたアドレス
データ及び信号ＡＬＥによってＩ１０ポート２４が制御
され、データセレクタ２２の選択端Ｓの入力がこのとき
アクティブになっているものとすると、ラッチ回路１８
．２０の出力は、各々カウンタ２６．２８のクロック端
ＣＬＫに入力される。この動作において、データセレク
タ２２における信号伝播に基づく遅延時間は十分小さく
無視し得るので、カウンタ２６゜２８への信号入力＆：
ｌ：　、ラッチ回路１８．２０の信号出力と１１は回１
１７であると考えられる・カウンタ２６，２８の口１’
　＊Ａｉ　ＬＯＡＩ）　ヘ１）入力は、データセレクタ
２２の選択端Ｓへの人力と同じであるから、ランチ回路
１８．２０のＱ出力がアクティブとなるとともに、アド
レスバスＡＤＯナイ１．ＡＤ７．Ａ３ないしＡｌｌから
出力されているアドレスデータの下位１２ピツＩ・ずな
ゎち前述のｒ　（］　Ｘ　ｘ　Ｘ”Ｊのうちのｒ　Ｘ　
Ｘ　Ｘ１１Ｊがカラン１２Ｇｖｃセ、１．され、シスチ
ン、ハスＡＩ）Ｊ（ｏ〜ＡＤＲｌ　１−＼出力されるこ
ととなる（第２図（Ｊ）参照）。

次（・こ、時刻１゛２においてｒｔｘｘｘ’Ｊ番地を表
わすデータがマイクロプロ士ッ男１０から出力されたと
する（第２図（Ｂ）参照）。同様に、と（７）　７−１
．＋力にχ・１尾、して信号ＡＬＥもマイクＵノｔｌ　
ｏセッザｌＯから出力される（第２図（Ｃ）参照）。

出力されたアドレスデータυ；１１、ＩＬ　ｉｓ’ｔ’
、　４ビツトが１６碓の「１」を示しでいるから、ノ′
ドレスデコーダ１２の出力ＤＣ２がアクゾイブとなシ、
出力１）　Ｃｌはインアクティブである（第２図（Ｄ）
。

（Ｅ）参照）。従って、ＡＮＩ）　’ｒ′″−１・１４
０出方は「Ｌ」レベルの−ま寸度化せず、ＡＮＤケ゛−
ト１６の出力は「Ｈ」レベルとなる（第２図軸）　、　
（Ｇ）参照）。これらのＡＮＤりゞ−ト１４．１Ｇの出
力が前述した場合と同（」ζに、ラッチ回路１８．２０
に各々ラッチされる（第２図（Ｉ■、（１）参照）。そ
してラッチ回路１８．２０の出力がアクティブとなると
ともに、アドレスバスＡＤＯないしＡＤ７゜Ａ８ないし
Ａｌｌから出力されているアドレスデータの下位１２ビ
、トすなわちこのｒ　Ｉ　ＸＸＸ１（ｊのうちのｒｘｘ
ｘ’Ｊがカウンタ２８にセットされ、システムパスΔＤ
Ｒ１２〜ＡＤＲ２３へ出力すれることとなる（第２図（
６）参照）。

以上のように、マイクロプロセッサｌＯによってあらか
じめＩ１０ポート２４が制御されることによシデータセ
レクタ２２の選択端Ｓ及びカウンタ２６．２８のロード
端ＬＯＡＤの入力信号がアクティブにされた後、アドレ
スバスにｒＯＸＸＸｌｌＪが出力されるとカウンタ２６
にｒ　Ｘ　Ｘ　ＸＨＪがセ、１・されてシステムアドレ
スノＺスＡＤＲＯないしＡＤＲ１１に出力され、また、
アドレスバスにｒｌＸＸＸＪが出力されるとカウンタ２
８にｒ　Ｘ　Ｘ　Ｘ”Ｊがセットされて／ステムパスＡ
、ＤＲ１２ないしＡＤＲ２３に出力される。以上の動作
によってマイクロプロセッサｌＯの有するアドレスバス
が１６ビツトから実質的に２４ビットに拡張されること
となる。

゛′カウンタ２６，２８にアドレスデー　りがセットさ
れた状態において、マイクロン°１コセッザｌＯによシ
■んポート２４の出力を制御し、データセレクタ２２に
おいて入力１７１１１！　１．＋Ａ　＋　ＰＩ３が選択
されるようにすると、端子’ｌ’ＣＩ）にＩＪえられる
クロックパルスに応動してカウンタ２（ｉ　、　２８の
歩進動作が行なわれる。すなわ１ハ初めカラ／り２６に
セ、１・されていたのは前、１Ｉｌｉ　Ｌだｒｏｘｘｘ
）Ｊのうぢの下位Ｉ２ピッＩ・であるｒ　Ｘ　Ｘ　Ｘ”
Ｊであるが、端子ＴＣＩ）からのクロックパルスの入力
によシ、この値ｒ　Ｘ　Ｘ　Ｘ”Ｊから順次歩進したア
ドレスデータがカウンタ２６より出力される０カウンタ
２８の出力についても同様である。この動作は、データ
ＤＭＡ転送の場合に行なわれる。

なお、上記実施例において、ＤＭＡ転送時のカウント動
作を行う必要がない場合には、カウンタ２６．２８のか
わりに１２ビツトのラッチ回路を用いてもよい。また、
」−記実施例のマイクロプロセッサ１０では、アドレス
バスの下位８ビ、　）　ＡＤＯないしＡＤ７がデータバ
スと共通に構成されていたため、信号ＡＬＥが必要とさ
れたが、これが共通に構成されていないマイクロプロセ
ッサの場合には信ｚ）ΔＬＥは不要となり、ＡＮＤケゞ
−）１４．１６及びラッチ回路１８．２０も特に用いる
必要はない。

効　果 以上説明した」、うに本発明によれば、アドレスバスの
ビット数の少ない低位のマイクロプロセッサのデータ出
力のうち、その一部を制御用のデ〜りとするとともに、
／ステムアドレス・マスに出力すべきアドレスデータを
残余のアドレスバスによって分割して出力し、これらを
制御用のデータに基づいてシステムアドレス・マスに出
力することとしだので、簡？１′Ｉなノ゛ログラム操作
を行うことによって少ないピ、１・数のマイクロプロセ
ッザアドレスバスを多いビ、１・数のシステムアドレス
バスにインタフェースすることができ、これによって処
理速度の低１・を招くことなく大容量メモリへのアクセ
スを１１うことができるというすぐれた効果を奏する。

更に、システムアドレスバスにり・Ｊするデータ出力を
カウンタによって行うこととしたので、大容量のデータ
に対するＤＭＡ転送手段の一部を構成することも可能と
なる。

【図面の簡単な説明】 第１図は本発明にかかるパス−インターフェース装置の
一実施例を示すブロック図、 ８ｒλ２図（４）ないしく６）は第１図に・ｉミされて
いる回路の動作を示すタイムチャートで、ちる。 主要部分の符号の説明 １０　マイクロプロセッサ、 １２・・・アドレスデコーダ、 １４．１（３・・・ＡＮＤゲート、 １８．２０・・・ラッチ回路、 ２２・・・データセレクタ、 ２６．２８・・・カウンタ、 ＡＤＯないしＡＤ７．Ａ８ないしＡ１５・・アドレス／
＜ス、ＡＤＲＯすいしΔＤｌｔ　２３・・・システムア
ドレスバス。 手先先負響ｊ１１冊が） 開用５８年り月／日 特、：１庁長官　若杉和夫　殿 １、事件の表示 昭和５８年特許願第１４１８９３号 ２、発明の名称 パスインターフェイス装置 ３、補正をする者 事件との関係　特許出願人 住　所　東京都大田区中馬込１１１１３番６号名　称　
（［１７４）　株式会ン１　リ　コ　−４、代理人 ４１　所　〒　１０５ 東京都港区虎ノ門１−１３−４ 虎ノ門宝寿会館７階 ５、？ｉｌｉ正の対象 （１）明細書の「発明の詳細な説明」の欄（１）明細書
第９頁第３行〜ｔ５４行の「バイナリカウンタ」を 「バイナリカウンタ」に訂ｉＥする。 （２）同第１２頁第６行の 「クロ・ンクイン’；ＧＬＫＪを 「クロック端Ｃ１，ＫＪに訂ｉＥする。 （３）同第１３頁第５１１の ｒＡｌｌ　Ｊを ｒＡ１５．＋に訂１１する。 （４）同第１４頁第８１＋の ｒＡｌｌ　Ｊを ｒＡ１５Ｊに訂１１する。 ・毛ｆｔ、光嗜ロー、ｉＩヨ謔ｔ　（方式）％式％ ： ２　発明の名称 バスインターフェイス装置 ３　補１１゛をする者 ・ＩＩｆｌとの関係　特許出願人 （１所　東京都大田区中馬込１丁１１３番６−；名　称
　（１３７４）　株式会社　リ　コ　−４　代理人 住所〒１０５ 東京都港区虎ノ門１−１３−４ 虎ノ門宝ｌＩ会館７階 ５、補ＩＩ：命令の１１伺　昭和５８年１１月８１１（
発送１１：昭和５８年１１月２９１１）７、補正の内容 （１）明細書第１７頁第１５行の 「（Ａ）ないしくＫ）」を削除する。

Claims (1)

1. 【特許請求の範囲】 １、第１のど、ト数のバス構成をイｒする第１のシステ
   ムを、該第１のビット数よりも多い第２のビット数のバ
   ス構成を有する第２の７ステムに接続するバスインター
   フェイス装置において、 該バスインターフェイス装置は、１ｌｉｌｌ　１１１手
   段と、第１及び第２のゾステノ・のバス構成間に］＆続
   され、全体で第２のど、ｌ数を形成するυｉ数のデータ
   転送手段とを含み、 該第１の７ステムは、前記冊征１手段に対して制ｑ＋＋
   データを出力するとともに、前記腹数のデータ転送手段
   に対して第２の／スデノ・に入力されるべきデータを該
   データ転送１段の数に分割して出力し、 前記制御手段は、前記複数のデータ転送手段のうち第１
   のシステムから分割して出力されるデータが入力される
   べきデータ転送手段を制御データに基づいて選択するこ
   とを特徴とするバスインターフェイス装置。 ２、特許請求の範囲第１項記載の装置において、 前記複数のデータ転送手段は、カウンタによって構成さ
   れ、 前記カウンタは、人力されたデータをＤＭＡ転送用の制
   御信号に応動して歩進させ歩進したデータを前記第２の
   システムに対して出力することを特徴とするバスインタ
   ーフェイス装置。 ３、特許請求の範囲第１項又は第２項記載の装置におい
   て、 前記第１のシステムは、マイクロプロセッサから成り、 前記第２のシステムは、画像データを処理するシステム
   であり、前記データは第２のシステムのメモリ空間をＪ
   ）ｊ定するアドレスを含むことを特徴とするバスインタ
   ーフェイス装置。