JPH0355871A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は大規模集積回路などの集積回路に関するもの
である。

〔従来の技術〕

従来のこの種の大規模集積回路を．＠３図に示す。図に
かいてのは半導体基板のもとになるウェハー．《１》は
大規模集積回路．（２）〜《船は上記大規模集積回路《
１》内に内蔵され．目的の機能を実現するための回路Ａ
−Ｃである。また．　ａｍは切断部．＠．（至）は集積
回路の速度などの性能バラッキを測定する検査回路であ
る。

例えば大きく３個に分割し．各々回路Ａ（２１，回路Ｂ
　（３）　，回路Ｃ《４＞で部分機能を実現し，次にこ
れらの回路Ａ（２）〜Ｃ《４》間を配線接続し．目的の
機能を実現する場合について説明する。

まず回路＾（２）を実現する場合．所定の位置にトラン
ジスタを構成し．次に配線パターンにより．このトラン
ジスタ間を接続し．インパータ素子やＮＡＮＤ素子やレ
ジスタ等の論理素子を構或する。

次に．これらの論理素子間を．配線パターンにより接続
し．部分機能を実現する。同様にして．回路Ｂ　（３）
　．回路Ｃ（４）の部分機能を実現し．次に．これら回
路Ａ　（１）　．回路Ｂ（２）．回路Ｃ（３》間を配線
パターンによＤ接続する事によう．目的の機能を実現す
る大規模集積回路が得られる。

次に性能パラクキの測定について説明する。検査回路（
至）．（至）は．それそれモニタパッドをもって＞Ｄ．
測定器からのプロープピンがあてラレるよ？になってい
る。検査の結果．所定の性能を満たさない場合．そのウ
エハーあるいはそのロットからの集積回路は．製品から
はずされる。検査回路（自）は．ウエハーの切断部ＱＤ
上に作られるので切断後は破壊される。オた．検査回路
（至）は本来．集積回路が作られる部分金用いて作られ
ている。

〔発明が解決しようとする課題〕

従来の集積回路は以上の様に実現されているので，目的
の機能の一部■変更する場合．最初にトランジスタの追
加．削除七行ない．再配置し．トランジスタ間の接既論
理素子間の接続金経て．回路Ａ−Ｃ間の接続をしなけれ
ばならず．すべての製造工程金変更し実施しなければな
らない。また．トランジスタの再配置から行なうため．
回路Ａ〜Ｃの形状が変化し．各配線パターンの増加減が
必須となり．集積回路に内蔵されるすべての部分の物理
的な配置配線チェック及び電気的な性能／タイミングチ
ェック等を再実行しなければならないという欠点があっ
た。

また．検査回路については．切断後の個々の集積回路に
ついて性能を測定する手段がないという欠点があった。

この発明は．上記のような問題点金解決するためになさ
れたもので．配線パターンの接続変更のみで．容易に．
且つ．大部分の物理的／電気的条件を変化させずに機能
を変更する事ができ．更に当該集積回路の性能パラツキ
の測定金切断後でも可能とする事ができる集積回路を得
る事を目的とする。

〔課題を解決するための手段〕

この発明に係る集積回路は．機能変更用論理素子から構
成される付加回路を空き領域に予め内蔵してかき．任意
に接続可能とすると共にこの付加回路を用いて集積回路
の性能バラツキの測定を可能としたものである。

〔作用〕

この発明にかいては．付加回路を任意に配線パターンで
接続する事によシ集積回路の機能変更が容易に可能とな
る。又付加回路にモニタパッドなどを入れておくことに
ょシ．当該集積回路の性能パラツキの測定を可能とする
。

〔実施例〕

以下．この発明の一実施例を図について説明する。

第１図は．この発明による大規模集積回路を示す、ブロ
ック図であう．第３図と同一又は相当部分には同一符号
を用いて・：その説明は省略する。

図にかいて．｛Ｉ）は大規模集積回路．｛２》〜｛４》
は大規模集積回路（１）が目的とする機能を分割し．部
分機能を実項する回路Ａ−Ｃ，（５）〜（７）はインバ
ータ素子や，ＮＡＮＤ　＊子や．レジスタ等の論理素子
から構成される付加回路である。

第２図（ａ）は．上記付加回路（５》〜《７》の具体的
構成例を示すブロック図であり．ａｎ．ａａはインパー
タ素子，ａ３，Ｑ−はＮＡＮＤ　素子を示す。

次に動作について説明する。

回路Ａ《２》の部分機能を変更し．大規模集積回路の目
的とする機能を変更する場合について説明する。

筐ず．回路Ａ（２）内の一つの論理素子の機能にインパ
ート機能を付加する場合．＠路Ａ　（２１の上記論理素
子の出力端子と．一番近い付加回路（５）に内蔵されて
いるインバータ素子＋１１１の入力端子を配線パターン
で接続する。次に，インバ，一夕素子０υの出力端子と
上記回路Ａ（２）内のインバート機能を付加する論理素
子が従来接続されでいた論理素子の入力端子に配線パタ
ーンで接続する。

次に第２図（ｂ）は．付加回路を検査回路として使用す
る例を示すブロック図であｂ．ｈはモニタパッドである
。インパータ素子０とＮＡＮＤ素子αｊの入出力端子に
モニタパッド（財）が設けられている。

このモニタパッド（財）は．この集積回路の性能バラツ
キを測定するための計測器からのプロープピンがあてら
れるものであり，このモニタパッドを通してこの集積回
路が十分目的とする仕様を満たしているものか検査する
ことができる。

このようにすると．従来．ウエハー■の切断部６１）上
にあった検査回路＠のように切断後．検査回路が失われ
ることはなく．また．検査回路＠のように．本来集積回
路の作成に用いることができた有効部分を検査のために
使ってしまうという欠点がなくなる。筐た，切断後でも
、それぞれの集積回路について性能測定が可能となる。

以上のように，この実施例は．大規模集積回路にかいて
．目的の機能を実現するための回路以外に．機能を変更
することが可能な論理素子から構成される付加回路を内
蔵する事により，本来の目的の機能金実現するための回
路に不具合があっても．上記付加回路の論理素子と本来
の目的の機能を実現するための回路間を配線接続する製
造工程のみで容易に大規模集積回路の作り直しが可能と
し．更に．当該大規模集積回路の性能バラツキの測定が
可能とする事を特徴とした大規模集積回路を示したもの
である。

なか．上記実施例では．付加回路が３個の場合について
説明したが．任意の数が可能であう．又内蔵機能もイン
バータ素子とＮＡＮＤ素子について説明Ｌたが，レジｘ
タ，ＲＡＭ，ＲＯＭ，ＰＬＯ等その他の素子や回路につ
いても同様に可能である。

また．上記実施例では．付加回路を検査回路として使用
する場合．インバータ素子とＮＡＮＤ素子について説明
したが．その他の素子やこれらの組み合わせた回路を用
いても同様に可能である。

また．上記実施例では．付加回路を検査回路として使用
する場合，モニタパノドによシ測定できる例金示したが
．集積回路のパノケージから外部に出ているピンに接続
して測定できるようにしてもよい。

オた．付加回路は．集ｔＲ＠路の機能変更のために使用
する場合と．性能測定のために使用する場合との両方あ
るいは．いずれか一方のために用いられる場合でもよい
。

〔発明の効果〕

以上の様にこの発明によれば．空き領域に予め付加回路
を内蔵したので，機能変更の場合，集積回路の物理的特
性即ち大きさや，電気的特性即ち性能／タイミングの変
化はなく．且つ製造の最終工程である配線工程のみで変
更が可能となう．期間／費用の大幅低減が可能となる。

又．この付加回路のインバータ素子等をテスターにて測
定する事によう．集積回路の性能バラッキが容易に測定
可能となる。又．この付加回路を標準化する事により．
機能の異なる集積回路にまたがる性能バラツキが容易に
測定可能となシ．製造ラインの品質管理が容易に可能と
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図．第２図
はこの発明の付加回路の実施例を示すブロック図． 第３図は従来の大規模集積回路を示すブロック図である
。 図において．（１）は大規模集積回路．《２》〜（４）
は回路Ａ　−　Ｃ　，　（５１　〜（７）は付加回路．
　ａｎ．　（ｈ２ハインハ−タ素子．α３．α−はＮＡ
ＮＤ素子．ωはウェハー（ハ）は切断部，（自）．？！
３は検査回路である。 なか．各図中同一符号は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 以下の要素を半導体基板上に有する集積回路（ａ）複数
   の論理素子を配置して配線した所定の機能を有する集積
   回路部、 （ｂ）上記の集積回路と配線されていない論理素子から
   構成された付加回路部。