JPS6035560A - Νウエル相補型半導体装置の製造方法 - Google Patents
Νウエル相補型半導体装置の製造方法Info
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- JPS6035560A JPS6035560A JP58143689A JP14368983A JPS6035560A JP S6035560 A JPS6035560 A JP S6035560A JP 58143689 A JP58143689 A JP 58143689A JP 14368983 A JP14368983 A JP 14368983A JP S6035560 A JPS6035560 A JP S6035560A
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- JP
- Japan
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- channel transistor
- source
- drain
- forming
- annealing
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、工程の短縮化、製造コストの低減化を期す
るようにしたＮウェル相補型半導体装置の製造方法に関
する。
るようにしたＮウェル相補型半導体装置の製造方法に関
する。
（従来技術）
従来、ＮＭＯ８）ランジスタを使用した半導体装Ｃ（た
とえば、ＥＦＲＯＭ、ＲＡＭ、ＣＣＤ）などにおいて、
消費電力の大きい回路部をＣＭＯ８回路化して、ＮＭＯ
８）ランジスタと０ＭＯ８）ランジスタを同一半導体基
板上にワンチップ化することが望まれていた＠ ０Ｍ０８部はＮウェル領域を有する構造体にすることに
より、ＮＭＯ８ＩＣ部と関連した製造工程を比較的簡単
にすることができる。
とえば、ＥＦＲＯＭ、ＲＡＭ、ＣＣＤ）などにおいて、
消費電力の大きい回路部をＣＭＯ８回路化して、ＮＭＯ
８）ランジスタと０ＭＯ８）ランジスタを同一半導体基
板上にワンチップ化することが望まれていた＠ ０Ｍ０８部はＮウェル領域を有する構造体にすることに
より、ＮＭＯ８ＩＣ部と関連した製造工程を比較的簡単
にすることができる。
ここで、従来のＮウェル相補型半導体装置におけるソー
ス・ドレイン領の形成方法について、工程順序を側条書
きにして述べることにする。
ス・ドレイン領の形成方法について、工程順序を側条書
きにして述べることにする。
（１） Ｐチャンネルトランジスタ全体をホトレジスト
膜にて覆う。
膜にて覆う。
（２） ホトレジスト膜をマスクとして、Ａｓイオンを
Ｎチャンネルトランジスタのソース・ドレイン領域にイ
オン注入する。このときのイオン注入の条件として、４
０ＫｅＶの エネルギでＩ Ｅ １６ ｃｌｎ−”の不
純物密度で行う。
Ｎチャンネルトランジスタのソース・ドレイン領域にイ
オン注入する。このときのイオン注入の条件として、４
０ＫｅＶの エネルギでＩ Ｅ １６ ｃｌｎ−”の不
純物密度で行う。
（３） ホトレジスト膜を０．プラズマにて除去する。
（４）半導体基板全体を１０００ ’Ｃの乾燥窒素中に
て６０分高温アニールし、ヒ素の不純物贋金〜０．５μ
ｍの接合深さとする。
て６０分高温アニールし、ヒ素の不純物贋金〜０．５μ
ｍの接合深さとする。
（５） 次に、Ｎチャンネルトランジスタ全体をホトレ
ジスト膜にて覆う。
ジスト膜にて覆う。
（６） ホトレジスト膜をマスクとして、ポロンイオン
をＰチャンネルトランジスタのソース・ドレイン領域に
イオン注入する。このときのイオン注入条件としては、
４０ＫｅＶのエネルギでＩ Ｅｃｍ−”の不純物密度で
ある。
をＰチャンネルトランジスタのソース・ドレイン領域に
イオン注入する。このときのイオン注入条件としては、
４０ＫｅＶのエネルギでＩ Ｅｃｍ−”の不純物密度で
ある。
（７） ホトレジスト膜を０２プラズマにて除去する。
（８）次に、ポロンを活性化させるためのアニールを１
０００℃の乾燥窒素中にて３０分行う。
０００℃の乾燥窒素中にて３０分行う。
以上の方法にて、Ｎウェル相補型半導体装置のソース・
ドレインを形成した場合、ヒ素およびポロンイオン注入
を選択的に行うためのホトレジスト膜形成工程で２度の
ホトリソグラフィが必要となる欠点があった。
ドレインを形成した場合、ヒ素およびポロンイオン注入
を選択的に行うためのホトレジスト膜形成工程で２度の
ホトリソグラフィが必要となる欠点があった。
また、微細ＭＯＳトランジスタにおけるショートチャン
ネル効果およびパンチスルーなどの問題も内在していた
。
ネル効果およびパンチスルーなどの問題も内在していた
。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、工程の短縮化と製造コストの低減化ならびにシ
ョートチャンネル効果およびパンチスルーを防止できる
Ｎウェル相補型半導体装置の製造方法を提供すること金
目的とする◇（発明の概要） この発明のＮウェル相補型半導体装置の製造方法は、Ｎ
ウェル層を有しかつフィールド領域に酸化膜を有する半
導体基板のアクティブ領域にゲート酸化膜およびゲート
ポリシリコンを順次形成するとともにＰチャンネルトラ
ンジスタおよびＮチャンネルトランジスタのソース・ド
レイン領域全形成し、Ｎチャンネルトランジスタのアク
ティブ領域にソース・ドレイン形成用不純物のイオン注
入を行い、Ｎチャンネルトランジスタのアクティブ領域
においてイオンを注入してアニールを行い、Ｎチャンネ
ルトランジスタのソース・ドレイン不純物層を形成し、
Ｎチャンネルトランジスタのソース・ドレイン不純物層
形成後Ｐチャンネルトランジスタのアクティブ領域にイ
オンを注入してアニールを行ってＰチャンネルトランジ
スタのソース・ドレイン不純物層を形成するとともにＮ
チャンネルトランジスタのソース・ドレイン不純物層に
隣接して第２の不純物層を形成するようにしたものであ
る。
もので、工程の短縮化と製造コストの低減化ならびにシ
ョートチャンネル効果およびパンチスルーを防止できる
Ｎウェル相補型半導体装置の製造方法を提供すること金
目的とする◇（発明の概要） この発明のＮウェル相補型半導体装置の製造方法は、Ｎ
ウェル層を有しかつフィールド領域に酸化膜を有する半
導体基板のアクティブ領域にゲート酸化膜およびゲート
ポリシリコンを順次形成するとともにＰチャンネルトラ
ンジスタおよびＮチャンネルトランジスタのソース・ド
レイン領域全形成し、Ｎチャンネルトランジスタのアク
ティブ領域にソース・ドレイン形成用不純物のイオン注
入を行い、Ｎチャンネルトランジスタのアクティブ領域
においてイオンを注入してアニールを行い、Ｎチャンネ
ルトランジスタのソース・ドレイン不純物層を形成し、
Ｎチャンネルトランジスタのソース・ドレイン不純物層
形成後Ｐチャンネルトランジスタのアクティブ領域にイ
オンを注入してアニールを行ってＰチャンネルトランジ
スタのソース・ドレイン不純物層を形成するとともにＮ
チャンネルトランジスタのソース・ドレイン不純物層に
隣接して第２の不純物層を形成するようにしたものであ
る。
（実施例）
以下、この発明のＮウェル相補型半導体装置の製造方法
の実施例について図面に基づき説明する。
の実施例について図面に基づき説明する。
第１図ないし第４図はその一実施例の工程説明図であシ
、Ｐ型半導体基板上にトランジスタのゲート領域まで形
成したＮウェルを有する相補型半導体装置のＮチャンネ
ルおよびＰチャンネルトランジスタの断面構造を示して
いる。
、Ｐ型半導体基板上にトランジスタのゲート領域まで形
成したＮウェルを有する相補型半導体装置のＮチャンネ
ルおよびＰチャンネルトランジスタの断面構造を示して
いる。
まず、第１図に示すように、２０〜３０ΩαのＰ型半導
体基板１上にＮ型不純物を〜Ｉ Ｅ １６ ｃｍ−３の
密度でＮウェル層２を形成する。
体基板１上にＮ型不純物を〜Ｉ Ｅ １６ ｃｍ−３の
密度でＮウェル層２を形成する。
次に、フィールド領域に１μｍの厚さをもつＳｉｎ。
膜３を熱酸化にて形成し、さらに、順次５００大のゲー
ト酸化膜４．４０００大のゲートポリシリコン５をアク
ティブ領域に形成する。このとき、同時にＰチャンネル
トランジスタ１００のソース・ドレイン領域６、Ｎチャ
ンネルトランジスタ２００のソース・ドレイン領域６′
も形成される。
ト酸化膜４．４０００大のゲートポリシリコン５をアク
ティブ領域に形成する。このとき、同時にＰチャンネル
トランジスタ１００のソース・ドレイン領域６、Ｎチャ
ンネルトランジスタ２００のソース・ドレイン領域６′
も形成される。
次に、第２図に示すように、Ｎチャンネルトランジスタ
２００のソース・ドレイン形成領域以外をホトレジスト
膜７にて覆い、Ｎチャンネルトランジスタ２０００ンー
ス・ドレイン形成用不純物であるヒ素を４０ＫｅＶ 、
Ｉ Ｅｌ ６ｃｙ＋−”の条件にて、イオン８を注入
する。
２００のソース・ドレイン形成領域以外をホトレジスト
膜７にて覆い、Ｎチャンネルトランジスタ２０００ンー
ス・ドレイン形成用不純物であるヒ素を４０ＫｅＶ 、
Ｉ Ｅｌ ６ｃｙ＋−”の条件にて、イオン８を注入
する。
次に、第３崗に示すように、ホトレジスト膜７（たとえ
ば、厚み８０００λ）をＯ，プラズマにて除去し、さら
に、ヒ素イオンの活性化およびヒ素を半導体基板１内へ
拡散させるためのアニールを１０００℃の乾燥窒素中で
１０〜３０分間行い、Ｎチャンネルトランジスタ２００
のソース・ドレイン不純物１脅１０を形成する。
ば、厚み８０００λ）をＯ，プラズマにて除去し、さら
に、ヒ素イオンの活性化およびヒ素を半導体基板１内へ
拡散させるためのアニールを１０００℃の乾燥窒素中で
１０〜３０分間行い、Ｎチャンネルトランジスタ２００
のソース・ドレイン不純物１脅１０を形成する。
次に、Ｐチャンネルトランジスタ１００のソース・ドレ
イン形成用不純物であるＢＦまたはＢＦ２イオンを］０
ｉ（ｅＶ以上でＩ Ｅ １５ｃｒｎ−”の条件によシイ
オン注入９を行う。
イン形成用不純物であるＢＦまたはＢＦ２イオンを］０
ｉ（ｅＶ以上でＩ Ｅ １５ｃｒｎ−”の条件によシイ
オン注入９を行う。
次に、第４図に示すように、さらに９００〜１０００℃
の乾ＪｇＭ窒素中で３０分のアニールを行う。このアニ
ールにより、Ｐチャンネルトランジスタのたとえば、１
０１ｓ〜１０ ” ｃｍ−”不純物濃度のソース・ドレ
イン不純物層１１、Ｎチャンネルトランジスタのソース
・ドレイン不純物層１０およびそれに隣接して形成され
る１ ０ ” 〜１０ ” ｃｍ−”のＢＦまたはＢＦ
２不純物ｉｌｌ’を形成する。
の乾ＪｇＭ窒素中で３０分のアニールを行う。このアニ
ールにより、Ｐチャンネルトランジスタのたとえば、１
０１ｓ〜１０ ” ｃｍ−”不純物濃度のソース・ドレ
イン不純物層１１、Ｎチャンネルトランジスタのソース
・ドレイン不純物層１０およびそれに隣接して形成され
る１ ０ ” 〜１０ ” ｃｍ−”のＢＦまたはＢＦ
２不純物ｉｌｌ’を形成する。
このときの不純物濃度はＢＦまたはＢＦ２イオ・ンの注
入条件およびアニールの条件により制御される。この第
４図におけるＡ−Ａ’の不純物分布は第５図に示されて
いる。
入条件およびアニールの条件により制御される。この第
４図におけるＡ−Ａ’の不純物分布は第５図に示されて
いる。
この第５図は横軸に深さをとり、縦軸に不純物濃度をと
って示したものであシ、図中の１０１はＡｓ（ヒ素）を
と９．１０２はＢＦまたはＢＦ２．１０３は基板濃度を
示す。
って示したものであシ、図中の１０１はＡｓ（ヒ素）を
と９．１０２はＢＦまたはＢＦ２．１０３は基板濃度を
示す。
以上説明したように、上記第１の実施例では、Ｎチャン
ネルトランジスタのソース・ドレイン不純物層で第５図
のような不純物分布が得られるため、微細なＭＯＳ）ラ
ンジスタにおいて問題となるショートチャンネル効果（
ＢＦまたはＢ Ｆ ２不純物層１１′が形成されている
ので、ドレイン領域１０からの空乏層の広が９が押えら
れる）およびチャンネルスルーを防止できる。
ネルトランジスタのソース・ドレイン不純物層で第５図
のような不純物分布が得られるため、微細なＭＯＳ）ラ
ンジスタにおいて問題となるショートチャンネル効果（
ＢＦまたはＢ Ｆ ２不純物層１１′が形成されている
ので、ドレイン領域１０からの空乏層の広が９が押えら
れる）およびチャンネルスルーを防止できる。
また、Ｐチャンネルトランジスタ１００およびＮチャン
ネルトランジスタ２００のソース・ドレイン形成のため
のホトリソグラフィを１回減少できる。
ネルトランジスタ２００のソース・ドレイン形成のため
のホトリソグラフィを１回減少できる。
（発明の効果）
以上のように、この発明のＮウェル相補型半導体装置の
製造方法によれば、Ｎウェル層を有しかつフィールド領
域に酸化膜を有する半導体基板のアクティブ領域にゲー
ト酸化膜およびゲートポリシリコンを順次形成するとと
もにＰチャンネルトランジスタおよびＮチャンネルトラ
ンジスタのソース・ドレイン領域を形成し、Ｎチャンネ
ルトランジスタのアクティブ領域にソース−ドレイン形
成用不純物のイオン注入を行い、Ｎチャンネルトランジ
スタのアクティブ領域においてイオンを注入してアニー
ルを行い、Ｎチャンネルトランジスタのソース・ドレイ
ン不純物層を形成し、Ｎチャンネルトランジスタのソー
ス・ドレイン不純物層形成後Ｐチャンネルトランジスタ
のアクティブ領域にイオンを注入してアニールを行って
Ｐチャンネルトランジスタのソース・ドレイン不純物層
を形成するとともにＮチャンネルトランジスタのソース
・ドレイン不純物層に隣接して第２の不純物層を形成す
るようにしたので、微細ＭＯＳトランジスタのショート
チャンネル効果およびバンチスルーを防止できる。
製造方法によれば、Ｎウェル層を有しかつフィールド領
域に酸化膜を有する半導体基板のアクティブ領域にゲー
ト酸化膜およびゲートポリシリコンを順次形成するとと
もにＰチャンネルトランジスタおよびＮチャンネルトラ
ンジスタのソース・ドレイン領域を形成し、Ｎチャンネ
ルトランジスタのアクティブ領域にソース−ドレイン形
成用不純物のイオン注入を行い、Ｎチャンネルトランジ
スタのアクティブ領域においてイオンを注入してアニー
ルを行い、Ｎチャンネルトランジスタのソース・ドレイ
ン不純物層を形成し、Ｎチャンネルトランジスタのソー
ス・ドレイン不純物層形成後Ｐチャンネルトランジスタ
のアクティブ領域にイオンを注入してアニールを行って
Ｐチャンネルトランジスタのソース・ドレイン不純物層
を形成するとともにＮチャンネルトランジスタのソース
・ドレイン不純物層に隣接して第２の不純物層を形成す
るようにしたので、微細ＭＯＳトランジスタのショート
チャンネル効果およびバンチスルーを防止できる。
また、ＰチャンネルトランジスタおよびＮチャンネルト
ランジスタのソース・ドレイン形成に要するホトリン・
グラフィを１回にて行うことができ、高耐圧、高集積、
高歩留り、低消費電力を目的とする半導体装置の製造に
利用できる。
ランジスタのソース・ドレイン形成に要するホトリン・
グラフィを１回にて行うことができ、高耐圧、高集積、
高歩留り、低消費電力を目的とする半導体装置の製造に
利用できる。
第１図ないし第４図はそれぞれこの発明のＮシェル相補
型半導体装置の製造方法の一実施例の工程説明図、第５
図は第４図におけるＡ−Ａ’線部分の不純物分布を示す
図である。 １・・・Ｐ型半導体基板、２・・・Ｎウェル層、３・・
・５ｉｎ２膜、４・・・ゲート酸化膜、５・・・ゲート
ポリシリコン、６ 、６’・・・ソース・ドレイン領域
、７・・・ホトレジスト、８・・・イオン、９・・・イ
オン注入、工０゜１１・・・ソース・ドレイン不純物層
、１１′・・・ＢＦ’またはＢＦ２不純物層、ｌＯＯ・
・・Ｐチャンネルトランジスタ、２００・・・Ｎチャン
ネルトランジスタ。 手続補正書 昭和５８年躯５月２３日 特許庁長官若 杉 和 夫殿 １、事件の表示 昭和５８年 特 許 願第１４３６８９ 号２、＠明の
名称 Ｎウェル相補型半滌体装ＩＩ！１の知命方法３、補正を
する者 事件との関係 特 許 出願人 （０２９）沖知気工梨株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細ゼトの発明の詐〃ｕ１な説すイの欄および図面の簡
単な説明の櫃）ならひに図面 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細智２頁７行「化を」を「化及び電気的特性の向
上を」と訂正する。 ２）同２頁１０行「半導体上」を・「半麻体工」と訂正
する。 ３）同２負末行「領の」を１領域の」と訂正する。 ４）同３頁１１行、４負４行、６頁１９行、７頁３杓（
２個所）、８貞６行各々「ヒ素ｊ金「ヒ素」と各々訂正
する。 ５）同３負１９行ｒ ｌ Ｅ ｃｍ−２Ｊ ｋ ［ｌ
Ｅ １５ｏｍ−２Ｊと訂正する。 ６）同８頁６省「をとシ」を「であり」と訂正する。 ７）巨１８頁１５行［チャンネルＪ ’（ｉｌ−ｒ ”
ンチ」と訂正する。 ８）ＩｉｆｆＪ１ＯＮ１４行「８・・イオン、９・・・
イオン注入」を「８・・・Ａｓイオン注入、９・・・Ｂ
Ｆ又はＢＢ’ｚイオン注入」と訂正する。
型半導体装置の製造方法の一実施例の工程説明図、第５
図は第４図におけるＡ−Ａ’線部分の不純物分布を示す
図である。 １・・・Ｐ型半導体基板、２・・・Ｎウェル層、３・・
・５ｉｎ２膜、４・・・ゲート酸化膜、５・・・ゲート
ポリシリコン、６ 、６’・・・ソース・ドレイン領域
、７・・・ホトレジスト、８・・・イオン、９・・・イ
オン注入、工０゜１１・・・ソース・ドレイン不純物層
、１１′・・・ＢＦ’またはＢＦ２不純物層、ｌＯＯ・
・・Ｐチャンネルトランジスタ、２００・・・Ｎチャン
ネルトランジスタ。 手続補正書 昭和５８年躯５月２３日 特許庁長官若 杉 和 夫殿 １、事件の表示 昭和５８年 特 許 願第１４３６８９ 号２、＠明の
名称 Ｎウェル相補型半滌体装ＩＩ！１の知命方法３、補正を
する者 事件との関係 特 許 出願人 （０２９）沖知気工梨株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細ゼトの発明の詐〃ｕ１な説すイの欄および図面の簡
単な説明の櫃）ならひに図面 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細智２頁７行「化を」を「化及び電気的特性の向
上を」と訂正する。 ２）同２頁１０行「半導体上」を・「半麻体工」と訂正
する。 ３）同２負末行「領の」を１領域の」と訂正する。 ４）同３頁１１行、４負４行、６頁１９行、７頁３杓（
２個所）、８貞６行各々「ヒ素ｊ金「ヒ素」と各々訂正
する。 ５）同３負１９行ｒ ｌ Ｅ ｃｍ−２Ｊ ｋ ［ｌ
Ｅ １５ｏｍ−２Ｊと訂正する。 ６）同８頁６省「をとシ」を「であり」と訂正する。 ７）巨１８頁１５行［チャンネルＪ ’（ｉｌ−ｒ ”
ンチ」と訂正する。 ８）ＩｉｆｆＪ１ＯＮ１４行「８・・イオン、９・・・
イオン注入」を「８・・・Ａｓイオン注入、９・・・Ｂ
Ｆ又はＢＢ’ｚイオン注入」と訂正する。
Claims (1)
- Ｎウェル層を有しかつフィールド領域に酸化膜を有する
半導体基板のアクティブ領域にゲート酸化膜およびゲー
トポリシリコンを順次形成するとともにＰチャンネルト
ランジスタおよびＮチャンネルトランジスタのソース・
ドレイン領域を形成する工程と、上記Ｎチャンネルトラ
ンジスタのアクティブ領域にソース・ドレイン形成用不
純物のイオン注入を行う工程と、上記Ｎチャンネルトラ
ンジスタのアクティブ領域においてイオンを注入してア
ニールを行いＮチャンネルトランジスタのソース・ドレ
イン不純物層を形成する工程と、上記Ｎチャンネルトラ
ンジスタのノースードレイン不純物層形成後上記Ｐチャ
ンネルトランジスタのアクティブ領域にイオンを注入し
てアニールを行ってＰチャンネルトランジスタのソース
・ドレイン不純物層を形成するとともにＮチャンネルト
ランジスタの上記ソース・ドレイン不純物層に隣接して
第２の不純物層を形成する工程とよりなるＮウェル相補
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143689A JPS6035560A (ja) | 1983-08-08 | 1983-08-08 | Νウエル相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143689A JPS6035560A (ja) | 1983-08-08 | 1983-08-08 | Νウエル相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035560A true JPS6035560A (ja) | 1985-02-23 |
Family
ID=15344663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143689A Pending JPS6035560A (ja) | 1983-08-08 | 1983-08-08 | Νウエル相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A3 (en) * | 1997-09-29 | 2000-08-16 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
-
1983
- 1983-08-08 JP JP58143689A patent/JPS6035560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A3 (en) * | 1997-09-29 | 2000-08-16 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
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